[Uladzimir 63]

Может и уговорите его увеличить габариты платы для доплнительных кондеров.

Для установки конденсаторов 0402 практически всегда есть место

 

По ходу дискуссии еще пара вопросов:

1.Допустим, требования по волновому сопротивлению (ВС) при трассировке учтены, и плата сделана. Как проверить, что ВС выдержано, какими инструментами и методами проверять, кто из фирм этим вообще занимается? Или это уже потом не принципиально?

2.Можно было бы чуть подробней расшифровать мысль Владимира о конденсаторах «Ну да, можно было бы посоветовать попробовать поставить их на границе полигонов»? В каком месте, между чем и чем, как часто и сколько, каких номиналов?

3.Иногда приходится заниматься в аналоговой зоне в районе 1.8ГГц, так вот по поводу выреза земли под контактной площадкой, как это правильно организовать, и где можно почитать?

1. Проверить можно. Но этих трасс как правило много и контроль импеданса делается производителем печатных плат, и им должно гарантироваться в пределах допусков

2. Равномерно везде. в принципе чем больше тем лучще, но злоупотреблять не нужно

[vitan 2]

1. Если плата сделана не просто так, а с контролем импеданса (т.е. не просто с расчетом, а спроверкой на заводе), то проверять можно по документам. Там должно быть все написано. Если хотите померить, то надо брать аппаратуру (TDR). Вместе с платой нормальный производитель предоставляет купоны для проверки качества, в т.ч. и для импеданса. Купоны, кстати, можете и сами сделать, чтобы вид был таким, как Вам надо. Хотя они стандартизированы, по-моему по IPC-254.

2. Можно не равномерно, а рядом с дорожками по периметру.

3. Наверно, нигде. Я не встречал. Правильный способ предлагает Rodavion, надо рассчитывать.

[Rodavion 0]

в ethernet-e диф. пары работают без земли. Причем на несколько десятков метров, а не то что там пару дюймов платы. И трансформаторная развязка тут ни при чем. Если взять PCIe, например, то там вообще стоят разделительные конденсаторы. При этом можно соединить два PCIe-устройства, работающих от изолированных источников. Причем устройства могут располагаться и на разных платах. Просто в плате полигоны обычно есть, и их приходится учитывать при расчете импедансов. Вот и возникает иллюзия.

Вот что говорит по этому поводу наука:" когда расстояние до возвратной плоскости равно или более, чем рсстояние между внешими краями двух сигнальных проводников диф пары, распределение токов в возвратной плоскости не играет роли в формировании дифференциального полного сопротивления пары. В этом случае возвратный ток одной сигнальной линии полностью соответствует возвратному току другой линии и имеется участок пекрекрытия возвратных токов, за счет чего происходит их компенсация.В этом случае возвратная плоскость может быть удалена без влияния на конечный результат,что в действительности будет означать, что вторая линия несет возвратный ток первой линии. Но в действительности в большинстве ПП связь между сигнальным проводником и возвратной плоскостью значительно больше, чем связь между двумя сигнальными проводниками,поэтому возвратные токи в плоскости играют существенную роль. В этом случае положение о наличии возвратных токов в соседнем проводнике будет ошибочным и любая неоднородность возвратного пути в возвратной плоскости вызывает неоднородность в линии передачи и изменение волнового сопротивления, что соответственно, ведет к определенным искажениям сигнала от его первоначальной формы."

И не надо сравнивать линии передачи в воздухе витой парой и линии передачи в плате двумя параллейными проводниками, отличие очень большое.

Изменено 17 октября, 2011 пользователем Rodavion

[Serhiy_UA 1]

В приложении мой перевод нескольких страниц указаний по трассировке для DDR2 из документа от Альтеры «External Memory Interface Handbook. Volume 1: Introduction and Specifications». June 2011. http://www.altera.com/literature/lit-exter...y-interface.jsp

У кого есть желание, то этот небольшой перевод можно уточнять и дополнять, в этом топике...

DDR2_SDRAM_Layout_Guidelines.zip

[Serhiy_UA 1]

Еще вопрос о длинах, теперь уже всех цепей…. Что-то запутался с условиями, помогите разобраться….

 

В Table 1–23 DDR2 SDRAM layout guidelines. p.1-59, в графе General Routing говорится: All data, address, and command signals must have matched length traces ± 50 ps (±0.250 inches or 6.35 mm).

То есть длины всех цепей (любых, и синхронизации тоже), не зависимо от выполняемой функции, идущие от FPGA к DDR2 SDRAM, должны быть выровнены в переделах 0.5 дюйма.

 

При этом максимальная длина этих цепей не должна превышать 6 дюймов (графа External Memory Routing Rules. All signals must have a total length of < 6 inches).

 

Все ли так?

 

Еще раз ссылка на этот документ http://www.altera.com/literature/hb/extern..._plan_board.pdf

 

 

Попутно вопросы о HyperLynx Simulation.

Действительно ли без него никак не обойтись?

Он позволяет почувствовать все тонкости трассировки, в том числе перекрестные наводки?

Он связывается AD9?

Где его найти?

[Timmy 1]

В Table 1–23 DDR2 SDRAM layout guidelines. p.1-59, в графе General Routing говорится: All data, address, and command signals must have matched length traces ± 50 ps (±0.250 inches or 6.35 mm).

Требования по выравниванию не могут быть универсальными, они зависят от тактовой частоты, контроллера SDRAM, числа и способа соединения SDRAM чипов. Например, альтеровский контроллер для Циклона требует хорошего выравнивания всех линий данных и между DQS группами тоже, так как они тактируются по чтению общим внутренним клоком, а не DQSами. А вот мой контроллер для Латтиса ECP2 нормально работает при невыровненности до 7 сантиметров между DQS группами, так как чтение тактируется DQSами и имеет специальную систему синхронизации. +-50 ps - это скорее требование для частоты порядка 333МГц, причём совершенно справедливое IMHO. А на 150МГц будет халява :). Хотя для Циклона лучше всегда хорошо выравнивать DQ, он сам много откусывает от окна.

 

HyperLynx нужен обязательно, плату из AD9 в него можно выгрузить. HyperLynx предполагает, что плата имеет сплошные связанные plains, и в случае разрывов или слабой связи ничего не заподозрит.

И ещё у меня впечатление, что HyperLynx совсем неправильно моделирует короткие линии, немедленное отражение сигнала от другого конца сводит его с ума и возбуждает левый выброс напряжения на драйвере через обратную связь.

Найти его можно где-то в "закромах" или на рутрекере.

 

[Serhiy_UA 1]

to Timmy, спасибо за соображения и рекомендации! Собираю так по крупицам чужой опыт...

 

К сожалению, с Латтисом не работаю, хотя там явно много интересного... Использую Алтеру из-за Ниоса, ну и наработок уже много...

По поводу "альтеровский контроллер для Циклона требует хорошего выравнивания всех линий данных и между DQS группами тоже, так как они тактируются по чтению общим внутренним клоком, а не DQSами", это из опыта или из документации? Надеюсь, что в целом рекомендованных +-50 ps будет достаточно для связки CIII + SO DIMM...

 

 

[KSN 0]

Подскажите по стеку платы для трассировки SO-DIMM. Планирую 6-и слойку, такой стек:

TOP 18мкм

prepreg 1080 75мкм

GROUND(PLAIN) 35мкм

ядро FR4 0.54мм

SIGNAL 35мкм

prepreg 7268 360мкм (2x180)

POWER(PLAIN) 35мкм

ядро FR4 0.54мм

POWER2/SIGNAL2 35мкм

prepreg 1080 75мкм

BOTTOM 18мкм

 

Рассчитал ширину дорожек для Z=50 Om и Z=100 Ом(дифф. пары):

TOP,BOTTOM 0.12мм для 50 Ом цепей, 0.11/0.25 для дифф. пар

SIGNAL 0.37мм - 50 Ом, 0.2/0.25мм для дифф. пар

SIGNAL2 - 0.6мм - 50 Ом, 0.29/0.25мм для дифф.пар

Память подключается к FPGA в корпусе FGG676 с шагом 1.0мм (bank1, bank2), Остальные банки у FPGA заняты другими сигналами. Ширина дорожек в слоях SIGNAL1/2 изначально смутила (очень большие значения получились). Несколько цепей развел, и понимаю, что с таким стеком трассировку не выполню. Посоветуйте как лучше стек изменить?

[Kompot 0]

Подскажите по стеку платы для трассировки SO-DIMM. Планирую 6-и слойку, такой стек:

Несколько цепей развел, и понимаю, что с таким стеком трассировку не выполню. Посоветуйте как лучше стек изменить?

 

Запланируйте 8-слойку.

[bigor 0]

Посоветуйте как лучше стек изменить?

Поменяйте местами слои POWER(PLAIN) и POWER2/SIGNAL2 - стек должен быть симметричным.

Придвиньте внутренние сигнальные слои ближе к опорным (используя ядра малой толщины).

Например так:

TOP 18мкм+25мкм гальваники

prepreg 1080 75мкм

GROUND(PLAIN) 35мкм

ядро FR4 0.11мм

SIGNAL 35мкм

Препреги + пустое ядро = около 0,81мм (для получения финальной толщины платы порядка 1,5мм)

POWER2/SIGNAL2 35мкм

ядро FR4 0.11мм

POWER(PLAIN) 35мкм

prepreg 1080 75мкм

BOTTOM 18мкм+25мкм гальваники

Получите стедующие параметры проводников на внутренних слоях:

и дифпар:

 

 

[peshkoff 24]

если кратко: ширина проводника напрямую зависит от толщины диэлектрика. Поэтому диэлектрик должен быть примерно 0.1 тогда и проводник получите соответсвующий.

А вообще для ПЛИС исползовать 6 слоев очень смело.

Нужно от 10 и выше.

Экономите на плате при стоимости компонентов за к$?

[shb 0]

Подскажите по стеку платы для трассировки SO-DIMM. Планирую 6-и слойку, такой стек:

Совсем недавно закончил проект SO-DIMM + Artix в корпусе FGG676 + еще много чего.

Плата восьмислойная. Все заработало на максимальной скорости.

Стек и все параметры выложу завтра на работе.

Начинал с 10-ти слойки, убрал 2 сигнальных в конце, когда все получилось (с большим трудом) в 4-х сигнальных слоях.

Если не заморачиваться 10 слоев ну и больше. И дело у меня было не в экономии.

[Uree 1]

Реально более 8-ми слоев нужны только в случае действительно больших корпусов, на 900-1000 и более пинов. 4-7 сотен пинов укладываются в 4-6-8 слойке, зависит от степени заполнения чипа и плотности платы.

[KSN 0]

to bigor: спасибо за вариант. Рассматривал такой вариант, правда внутренние ядра брал 0.35мм - не устроило. Габариты платы 240x175мм, 1.5мм малова-та толщина будет.

Экономите на плате при стоимости компонентов за к$?

Стараюсь и на компонентах и на плате экономить FPGA: spartan 6 LX45.

to shb: ждем ваш вариант.

8-ь слоев: полагаю, что излишне. Может с функциональным назначением слоев ошибся?

[shb 0]

to shb: ждем ваш вариант.

8-ь слоев: полагаю, что излишне. Может с функциональным назначением слоев ошибся?

Файл Эксел не вставляется. Зазиповал.

Artix_Stek.xlsx типа бланк заказа для производителя.

Art.doc расчет импеданса и стек платы от производителя (ответ).

Все сигнальные цепи SO-DIMM 40 ом, остальные 50 ом.

ПЛИС - XC7A100T-1FGG676 потому что внутри встроенный контроллер SO-DIMM.

В 6-ти слоях даже не пытайтесь, ну очень много сигналов у SO-DIMM.

Хотя у меня есть проекты и в 6-ти слоях с расчетом импеданса от производителя.

Если нужно - покажу.

Art.doc

Artix_Stek.rar