[dvlwork 0]

5 минут назад, Tpeck сказал:

надо весь техпроцесс заново запускать (тратить те же 20 млн), или это гораздо дешевле уже будет?

Обычно дешевле. Все зависит от количества изменяемых шаблонов. ECO cells для этого и добавляют. Модификации обходятся в несколько металлов и переходных.

[Losik 1]

13 minutes ago, Tpeck said:

 

После какого количества микросхем, сумма на их производство будет линейно возрастать от их кол-ва?

Это понятно, что микросхемы надо массово производить.

А как делают в жизни.

Заказали на производстве опытную партию.

В ней нашли ряд багов по вине создателя RTL, для коррекции этих багов, надо весь техпроцесс заново запускать (тратить те же 20 млн), или это гораздо дешевле уже будет?

Изготавливают в MPW (https://ru.wikipedia.org/wiki/Multi-Project_Wafer) первую версию, если все ок делают инженерную партию. 

[baumanets 12]

Только что, Tpeck сказал:

После какого количества микросхем, сумма на их производство будет линейно возрастать от их кол-ва?

Это понятно, что микросхемы надо массово производить.

А как делают в жизни.

Заказали на производстве опытную партию.

В ней нашли ряд багов по вине создателя RTL, для коррекции этих багов, надо весь техпроцесс заново запускать (тратить те же 20 млн), или это гораздо дешевле уже будет?

Количество микросхем для каждой ниши рынка своё. Кто-то из клиник купит биочипы для DNA и за 10 000 рублей, а кому-то и 100 рублей за микроконтроллер будет дорого.

Так создателя RTL должны окружать верификаторы, ибо сапер ошибается однажды. Что крупные компании и делают, создавая целые отделы верификации.

 

[lexx 0]

Conformal ECO от Cadence как раз позволяет минимизировать число фотошаблонов, но зачастую число изменений довольно велико и проще это делать вручную.

[topor_topor 0]

Как вариант есть куча китайських фирмочек которие делают шатли на старих технологиях до 0.13. Некоторие и аналоговий Тули дают. Можно склепать мелкую серию.... Как минимум демо чип

 

[topor_topor 0]

7 hours ago, Tpeck said:

Заказали на производстве опытную партию.

В ней нашли ряд багов по вине создателя RTL, для коррекции этих багов, надо весь техпроцесс заново запускать (тратить те же 20 млн), или это гораздо дешевле уже будет?

Цифра обично что в чипе что в симуляторе идентично работает. 

Аналог требует пару итераций с фул маск редизайном. 

Цифру верифицировать надо чтоби избежать редизайна. Спаре-сэли внедряются для метал редизайна ибо он раза в два дешевле чем фул маск. 

Первие семпели шатлом делают, что много дешевле.

++++++++++++

А в общем да, если в RTL баги то надо весь техпроцесс заново запускать (тратить те же 2 млн $, в некоторых процессах).

Но это не самое страшное :)

При серии 100 млн\месяц и если конечные юзеры нашли баг в RTL то плати бабки - за 1$ цены ввёрнутого назад чипа плати примерно 15000$ а это уже плохие новости :(

[dumb 1]

Ключевой момент: нужны люди с опытом разработки микросхем. Если их нет, то ничего не получится, по крайней мере, в разумные сроки. Где у вас фирма расположена, в Волгограде? Если там таких людей нет - не стоит и начинать.

По минимальному количеству людей соглашусь с topor_topor, разве что топологов (аnalog layout engineer) хорошо бы 2-3, один будет очень долго все делать. Если цифры немного, то можно и без выделенных digital architect и digital verification engineer (могу и ошибаться, я больше по аналогу). Digital place-and-route можно отдать на аутсорс (зависит еще от частоты). Ну и про test engineer  (АТЕ) -  это совсем особая тема, для начала, я думаю, массовое производство не грозит.

Для прикидки, если бы моя фирма с нуля решила сделать такой проект, над ним работало бы ~20 человек, и это только в design (без учета product test, измерений в лаборатории, CAD, поддержка технологии на фабрике, IT support итп), и до первого tape-out ушло бы 9-12 месяцев. Это с учетом того, что все средства проектирования уже настроены. Если есть какие-то предыдущие наработки (проверенные в кремнии) - все равно минимум человек 10 и 6 месяцев.

[baumanets 12]

Часть вопросов тестирования закрывает продукция многим известной ФОРМ.

Кому компания не известна, зайдите к ним на сайт:

http://form.ru/products/chip/hf-ultra/

 

[topor_topor 0]

On ‎4‎/‎15‎/‎2019 at 5:50 PM, baumanets said:

Часть вопросов тестирования закрывает продукция многим известной ФОРМ.

Кому компания не известна, зайдите к ним на сайт:

http://form.ru/products/chip/hf-ultra/

 

"Дружественное программное обеспечение" к сожалению подробностей разработчик больше не даёт для оценки насколько дружественное...

С\С++ есть? STIL формат принимает?

И опять-же, это только часть тестера микросхем и годится разве для ручного тестирования корпусированных чипов...штук сто в день :)

А тестеры выглядят примерно так:

https://www.google.com/search?q=Wafer+Test++equipment&tbm=isch&source=univ&sa=X&ved=2ahUKEwiglPWbudrhAhULUlAKHSALC1AQsAR6BAgJEAE

www.larsenassociates.com/Exatron.html

[baumanets 12]

На формовском железе точно работают 2 завода: Восход (Калуга) и Микрон (Зеленоград) из тех, где мне приходилось работать.

На последнем я писал тесты для проверки зашитого ПЗУ, после генерации масок. Формат был VHDL, Verilog и НЕВОД (на 2013-2014 год данные).

Получался пакет файлов для генерации масок и тестирования готовой продукции. Компиляторы памяти примерно по таким алгоритмам пишутся.

Только  в компиляторах памяти блоки ещё предхарактеризованы в Liberate или Silicon Smart.

(Почему я это хорошо помню? Осенью 2014 года, у меня Ситроникс-Микродизайн (дочка сами знаете кого) взял подписанный экземпляр акта о этой выполненной работе и не возвращал. Вернули акт только зимой и выплатили уже обесцененными после обвала деньгами.

Что я про это все думаю, я оставлю при себе.

Если кто из читающих работает на эту компанию, ну вы поняли...

На будущее молодым сотрудникам, если вы чувствуете очередной валютный песец, заключайте договоры с валютной оговоркой, и проверяйте их у знакомого юриста. )

Естественно речь шла о проверке логики, не электрофизики.

Тесты по электрофизике, результаты которых есть в спецификациях на любую микросхему, пишут отдельные люди.

Сюда входит проверка контактирования, порогов, пробоев, статические характеристики, нагрузочные способности, динамика и т.д.

Возможно для аналоговых схем потребуется проектирование оснастки для испытаний. С цифровыми-то попроще.

Вышеперечисленная информация касалась оснащения для измерения электрических сигналов.

 

Сами-то интегральные схемы измеряют ещё на пластине. Хотя иногда применяют слепую сборку для случая пластика. Но у нас металлокерамика торжковская (завод Марс, г. Торжок) дорогая, и отстаёт примерно на поколение от того, что есть на Западе, измеряют кристаллы. (Отдельные компании наловчились измерять на пластинах и при -60, и при +125). На Западе-то уже ведут работы по печати корпусов из металлокерамики на 3D принтерах. Ха-ха-ха. Корпуса на  технологиях BJ + SLM уже не за горами.

Оборудование для тестирования микросхем разрабатывалось ещё в СССР. Дальнейшие разработки делает белорусский "Планар".

Это знаменитая ЭМ-6010

 

и её потомки. Тот самый тестер с иглами, через который измерительный комплекс типа "ФОРМ" (или старички "Измир", "Вахта", "Интеграл") определяет живы кристаллы на пластине, или нет. Место, где эта установка впивается иглами в верхний металл пластин называется КЭП. 

От сокращения Контроль Электрических Параметров. У конструкторов даже есть жаргон - "сходить на КЭП".

Обычно, когда микросхема из кристального цеха выходит на КЭП собираются все участвующие в проектировании конструктора, и наблюдают за тестированием кристаллов, как конструкторы ракет за их запуском с космодрома. Ни с чем не сравнимое чувство, когда микросхема выходит годной!

 

Ссылки на оборудование даны ниже:

Оборудование подготовки кристаллов к сборке

http://www.planar.by/ru/production/8047/

Сборочное оборудование

http://www.planar.by/ru/production/81283/

Продолжение следует...

[baumanets 12]

Предлагаю коллегам поразмяться и найти ошибки в графике с презентации дизайн-центра.

https://dc-system.ru/how-we-work.html

 

[yes 5]

On 4/15/2019 at 6:50 PM, baumanets said:

Часть вопросов тестирования закрывает продукция многим известной ФОРМ.

http://form.ru/products/chip/hf-ultra/

 

а что за величину они в мегапарсеках в секунду измеряют?

-----------

а про график - ну такие менежерские графики как ни переверни, результат одинаков. настораживает отсутствие "кроссекшина" то есть где-то линии должны пересекаться, чтобы понять когда чё выгоднее, а так без разницы - есть 100М делай АЗИК, нету - пиши бумаги (отечественный бизнес)

[yes 5]

On 4/8/2019 at 6:52 PM, topor_topor said:

Аналог требует пару итераций с фул маск редизайном.

часто слышу эту мантру. сам не будучи аналоговым иц дизайнером отдавал заказы специальным людям (европейским дц) и они обещали с первого раза и утверждали, что статистика "с первого раза" у них порядка 90%. пока могу подтвердить эту цифру, редизайна не требовалось.

кроме фулл маск редизайн, фабрики могут предлагать "полуобделанные" вафли без топ-метала. то есть есть возможность (по словам опять же аналоговых иц дизайнеров) пофиксить практически все этим металлом. за хранение недоделаных вафель фабрика берет небольшие деньги - то есть фиксить надо быстро

для каких-то нетоповых технологий бывает проще (за те же деньги практически) запустить какой-то тестовый/характеристический прогон (3, 6 и т.п. пластин), чем вписыватся в MPW

и т.д.

то есть эти вопросы лучше действительно решать с теми, кто работает непосредственно с данной конкретной фабрикой / технологией на ней, чем вообще "универсальный подход"

 

[baumanets 12]

Во-первых, надо отделить земледелие от ремесла  серийный выпуск изделия от разовых затрат на исследования и разработку.

Во-вторых, надо учитывать проектные нормы. 

А в третьих, хочу чтоб дальше нашли нестыковки форумчане.

Я опечален адовым писецом таких вот дизайн-центров, которым наш минпромторг даёт ярлык на княжение.

[dumb 1]

Аналог аналогу рознь. Если какие-то стандартные блоки (bandgap, ldo, несложные усилители/ЦАП/АЦП) - то почему бы и с первого раза не заработать. РЧ, высокоскоростные ЦАП/АЦП или наоборот какие-то супер малошумящие сенсоры - отдельная тема, очень сильно зависит от наличия предыдущих наработок, опыта команды и качества моделей/экстракции.

 

Иногда какие-то мелкие косяки можно и metal revision поправить, особенно если проектировать с запасом на это. Одним верхним металлом, наверное, тоже можно, но что-то не очень большое.

 

Исходя из начальных условий:

 

"Планируется к разработке несколько изделий, связанных с синтезом частот, соответственно будут присутствовать такие блоки как DDS, PLL, кварцевый генератор , и т.п., т.е. это одновременно и цифровая и аналоговая схемотехника ."

 

"Изделия имеют аналоговую специфику, которая даже в дискретных элементах оттачивается разными коллективами десятилетиями. Есть опыт работ с нашими дизайн-центрами, который показал что они не хотят либо не могут въехать в эту специфику и руководствуются соображениями простоты проектирования, получаемой выгоды, либо иными внутренними целями. Итоговый результат на настоящий момент весьма далек от зарубежных аналогов"

 

"Частоты для начала не более 200 МГц. Гигагерцовые идеи/планы тоже имеются, но на это замахиваться надо сначала что попроще сделать хотя бы раз до конца. Техпроцесс полагаю BiCMOS 0.18 мкм. Цифровой емкости логической большой нету, аналоговая часть замороченная. "

 

Заказчик хочет что-то нестандартное, ну и, как правильно выше написали, все сильно зависит от того, что именно работает на 200МГц.

 

В общем, исходя из куцой вводной, я бы без запаса на full mask iteration не рискнул бы делать. А то может и хорошо было бы сначала тест-чип с компонентами по отдельности (или по крайнем мере продумать возможность тестирования всего по частям в готовом чипе)

Изменено 30 апреля, 2019 пользователем dumb