topor_topor

всем спасибо за ссылки!

Аппаратно на FPGA Спасибо скачать -------------------- Очень странно что существует милион книг где авторы на пальцах пытаются объяснить математику DSP (не показывая как и что они там сократили в выражениях) и только одна - как это реализовать аппаратно.....

Добрый день уважаемые розработчики, Возникла необходимость изучить способы реализации алгоритмов DSP в железе (фильтры, БПФ, и.т.п) Думаю что повторяюсь, но может кто подскажет толковую литературу по теме? Интересует впервую очередь способы аппаратной реализации элементов DSP, а не математическая теория. спасибо.

В Вашем случае я вижу попытку заполучить подчинённого который будет выполнять именно Ваши команды, а не начальника другого отдела. Такого работника легко стимулировать приказом и страхом увольнения, чего нельзя сделать с работником из другого отдела. А что Вам мешает договорится по хорошему с начальником другого отдела или даже напрямую с исполнителем? Какие есть способы и возможности его мотивировать выполнять именно Вашу роботу быстро и качественно? ---- И кстати. То что Вы передаёте девочкам на розводку качественно сделано? Коректная база данных, полная информация о компонентах, описание критических цепей.....

А что значит не синхронный? А STA проходит без ошибок?

1) Если всем не хочется работать - никакой реорганизацией не поможеш. 2) баланс узких\и широких специалистов определяется спецификой розработки. Может Вам надо суперпрограмист и так-себе механик корпус типовый сварганить и другие полезные дела поделать типа ПП розвести. 3) даже в буржуйских конторах с тисячей человек по всему миру может не быть конкретной специализации. Часто принято чтобы тот кто лутше умеет брал на себя бремя основной роботы, в.т.ч. нянчил ПП трасировщика который сам не умеет, нянчил програмиста у которого "железо виновато", находил детальки которые "нельзя купить" и.т.д. И это без прямой дополнительной оплаты. И весь обмен между отделами прямо по телефону, приездом в командировку и розговором, Е-мейлаими.... Изредка, при этом, особо немогущие и неумеющие работники не получают продления контракта....

Подождать 2 секунды или нажать Enter

А в Томске нет людей с опытом backend :) :) И кстати... backend для цифры это не всегда достаточно... А кто будет чипы в корпус упаковывать, кто продакшин тесты писать, и кто лейаут аналога будет делать (кажется Вы упоминали) и.т.п? И оно точно надо "при несколько сот штук в год"? Вы готовы в это вложить несколько милионов доларов в год? И что значит "отечественная элементная база" в случае розработки ASIC? Отечественный фаб что-ли? А кто розработает тестовые структуры для Вашей цифры? Ваши розработчики точно знают что надо для ATPG, для теста IP...?

У Cadence, Mentor & Synopsys конечно-же есть недельные курсы по каждой тулзе плюс кастомер сапорт плюс - могут их експерты сделать Вам дизайн. Но.... Для того чтобы обучить бекенд дизайнера курсов увы недостаточно :( Для этого надо года 2 способному и уже с опытом ученику посидеть бок-обок с експертом из Cadence, Mentor & Synopsys над реальными проектами. Только после этого стоит ожидать от ученика способности самостоятельно решать проблемы с тулзой....

Ну что тогда бывает.... И митинги каждый день по 2 часа, и таблички по PMBOOK-у заполнены, и перформас менеджмент как в книжке внедрён, а проект всё не получается по плану, сдали заказчику - а он баги нашёл и неустойку стребовал, и лутшие професионалы чёто увольняются хоть и платят им много.... А всё вроде правильно, по книжке..... Ну или.... У инженера техническое решение надо найти, или причину сбоя выявить ибо сроки горят, а менеджер с него (строго по книжке) начинает почасовый план требовать, собирает митинги каждый день с требованием отчитатся о проделанной роботе и требует предложить несколько вариантов решений для утверждения, требует детальный алгоритм поиска причины сбоя розработать, брейн штормы организовывает и.т.п....и так все 80% времени..... Ну или.... МВА сертифицированый менеджер, начитавшись PMBOOK, начинает внедрять систему менеджмента как учили. Да вот беда, не знает он специфики работы инженеров.... И начинает он по одному в кабинет вызывать и спрашивать что-же ему в позишин профайл записать, какой документ требовать на выходе каждой стадии розработки... ..И документ есть и называется он как в PMBOOK указано но его содержимое никому нафик не нужно ибо из пальца высосано под нажимом менеджера. И обявление о новой вакансии инженера так смешно читается, что каждый професионал сразу понимает - ему туда не надо.... И вроде менеджер появился и роботе-бы начать гореть, но оно только медленнее и с матюками стало....

1) Какраз чтение метрологических стандартов я и посоветую перед тем как начинать заниматься метрологией.... Из опыта скажу, что только единици инженеров имеют какое-то понятие в метрологии :) (Какой точности надо вольтметр, чтобы поверить что выходное напряжение находится в пределах +\-3%?) А потом уже PIC начать програмировать..... 2) Вопрос доктору економических наук: - Вы пишете в своей книге о менеджменте что надо каждому сотруднику составить позишин профайл... Вот какие обязанности надо записать для меня - инженера-проектировщика? - А вот эти детали - я розписываю уже за большие деньги для каждого конкретного случая и в той области где я професионал. Без правильно и коректно розписанных обязанностей система не работает, т.е. или игнорируется или блокируется :) Так-что, чтобы PMBOOK заработал - какой-то дядя (специалист в предметной области с опытом роботы в ней) должен розписать конкретно-детальные инструкции... Это стоит порядка нескольких 10-ков тищ. у.е на организацию ~1000 чел....

А если обсуждать тему с другой стороны.... 1) А зачем человеку верующему в свои способности руководителя к кому-то наниматься на роботу "менеджером"? У нас капитализм - зарегистрировал ЧП Менеджер - и вперёд к милиардам. 2) Что-то мешает? Нет опыта? Что-то есчё не прочитал? Тогда может рано и думать? Или нет мнимых способностей? 3) В электронике боюсь, тупой проверкой в конце дня сколько подчинённый кв.м плитки выложил и зарплату соответственно отсчитать, не обойтись... 4) С чего начать? Менеджментом ремонта своей квартиры например: тут и изыскание бюджета, и собеседование исполнителей и логистика... И попробуйте то-же качество за минимальные деньги и приемлемое время... а не тупо нанять под ключ самую крутую контору... PMBOOK Вам в помощь :) Не стесняйте - применяйте тайные знания ;) Получили удовольствие? Тогда дальше: анализ рынка харда, нахождение USP (unique selling point если не ошибаюсь), ну а дальше Вы уже умеете: найти бюджет, собеседование и PMBOOK Вам в помощь... Вышло? Да Вы безценный CEO! P.S. И есчё - надо уметь стимулировать и розвивать персонал. В том числе выбрать для него правильные тренинги, книжки, составить учебный план, проконтролировать результат... Удачи

Опыт доказывает, что если синтезатор чё-то не генерит - то не в нём проблемы :) Из того что Вы описали не каждый человек сдюжит чё-то получить, особенно если в дизайне присутствуют длинные обратные связи, ненавистные ему RS-триггеры, квази-аналоговые ключи и т.п. Кстати о каких тест векторах речь? ATPG для нетлиста?

Извините конечно но вопрос некоректен. 1) Если надо чем-то оправдать растраты 10-15 млн. руб. - то эта консультация платная :) 2) Вопрос некоректен, т.к. неясно что делают Ваши аналоговые микросхемы... Если это датчики давления - то надо барокамера в нужном диапазоне и нужной точности, если просто операционный усилитель - то нужны мультиметры, генераторы эталонных сигналов и.т.т Всё это имеет свои классы точности, рабочие диаппазоны, разную степень автоматизации, время непрерывной работы и.т.д.... Таким образом что-то зачем-то купить - деньги на ветер. 3) Вопрос некоректен, т.к. неясно зачем Вам вообще понадобилось оборудование... Вы хотите иметь у себя часть производственной линии (например для финальных тестов корпусированых чипов)? - тогда надо специальные автоматы для производственного тестирования... Вы хотите находить производственные дефекты (фолт анализис)? - тогда надо оборудование для EMMI, FIB, DALS, OBIRCH и.т.п. Вы хотите проводить какие-то испытания (ПИ, КИ, ПСИ) на своей теретории перед постановкой на производство полностью или частично? - тогда см.п.2) Вы хотите, получив чип, проверить его работоспособность и минимальный набор параметров перед отправкой в лабораторию для проведения всего цикла испытаний? - тогда мультиметр, регулируемый источник питания, осцилограф и ноутбук ...а да... термофен с регулятором температуры и паяльник :) Зачем участок разварки, термокамера и супер-пупер-мегаосцилограф - не знаю...

В каком виде схема (формат)? В любом случае, если это не на бумаге, то почти любая схематик тулза может выдать нетлист (структурный HDL в виде Verilog нетлиста напр.). В этом случае ответ банальный - подставте синтезабельное RTL описание на место цифровых целов и синтезите сколько угодно в любую новую библиотеку...

1) задать правильные STA констрейны по входах от АЦП 2) привязать входные сигналы (клок от АЦП) к внутреннему осцилятору (хотя 400МГц) 3) розвести данные и клок на плате симметрично

Что говорит STA репорт? Как заданы STA констрейны? Чистый-ли источник клока?

А если создать с помощью SV assertions (в модели гейта) функциональный кавередж который показывает что каждый вход\выход гейта переключался с 0 в 1 (аналог ATPG Stack-At)? Это бужет означать, как минимум, что функциональный тест прошёлся по всем физическим линиям... Можем ли мы при этом утверждать что SDC 100% правильный? ---- Насчёт клок доменов.... Если мультиклокдоменный дизайн не работает с SDF то он гарантировано не будет работать и в жизни.

А мне показалось что conformal кое чё таки может в SDC проверить: Conformal doc ---- ну и у меня вопрос: Какой тип coverage если он достигнут на 100% гарантирует 100% правильность SDC констрейнов при симуляции с SDF?

Нммм.... Ну а где VHDL модель "cycloneive_lcell_comb"? Чёто я не силён в FPGA... VHO конечно похоже на нетлст.... выглядит в принцепе правильно....должно работать.... Тут лутше пожалуй специалистов по VHDL в FPGA спросить... А как вы установили PVT корнер (slow\typ\max delay) для SDF симуляции в вашем Квестасиме? Может там стоит опция 0-delay? UVM надо крутым верификаторам.... Это как MS MFC поверх C++

Я вам прямо уже ответил: 2) проверить работоспособность netlist c sdf (ну и косвенно и без гарантий ваш SDC) вы можете и с помощью тесбенча писаного в среде UVM. Только надо UVM тесбенч (впрочем, как и простой Verilog тесбенч) писать так, чтобы он был совместим именно с нетлистом, а не RTL. Ну там пути к сигналам соответствовали нетлисту, а-то их синтезатор любит переименовывать.... Не видя "что Квартус передает в Квестасим совмесно с тестовым файлом VHDL" не могу ничего больше сказать.... да и чего нетлисту быть огромным в вашем случае... Ну хоть фрагмент приведите.... И покажите Verilog\VHDLмодель которая подставляется на место компонентов в нетлисте из приведённого фрагмента.

А что вы симулите-то с SDF? Случайно не VHDL описание приведённое в примере выше? У вас нетлист вообще есть?

Повторю вопрос: 1) Покажите нетлист. 2) Покажите Verilog модель (библиотеку) тех комбинаторных элементов в которые синтезился ваш делитель. 3) Где нет задержки - между входом-выходом гейтов, в соединениях между гейтами, между входом-выходом модуля?

1) а где-же есчё использовать SDC как не на этапах SP&R (синтез плейс роут)? Но функционально, увы при помощи SDC ничего не верифицировать, вот поэтому и непричём тесбенчи. Вы кстати верифицируете ваш RTL до синтеза? 2) Ваш вариант правильный. Вот только не надо путать функциональную верификацию логики и проверку правильности SDC. 3) Есчё варианты есть... В смысле верификации SDC. Кое чё может Cadence Conformal. он напр. проверяет SDC констрейны разных модулей на непротиворечивость.

Позволю себе немного Вас поправить.... Задержки на каждом вентиле будут равны НЕ 1 timescale, а той величине которая описана в Verilog модели гейта.. 1) Если в этой модели нет таймингов, а просто написано напр. asign Q=A&B - то вы правы, будет 1 дельта задержка, как и в обычном RTL описании. 2) Если эта модель гейта более умная (что обычно и есть) то там указаны реальные задержки напр. #5; asign Q=A&B - что значит задержку Q на 5 timescale; 3) Verilog имеет весьма продвинутые конструкции для задания всяких задержек в модели гейта\модуля. Вот напр. можна так в верилоге задать сетап тайм: $setup (posedge A[0], posedge RD, READ_SETUP_TIME, NOTIFY ); 4) Чтобы сработал SDF, модель гейта должна быть правильной! вот напр. правильная AND модель: module AND2 (A, B, Q); input A, B; output Q; // Function Q: (A*B) and i0 (Q, A, B); // timing section: specify (A +=> Q) = (0.02, 0.02); (B +=> Q) = (0.02, 0.02); endspecify endmodule 5) Если не грузить SDF то задержки будут такие как указаны в моделях гейтов. Если загрузить SDF, то задержки из него "перепишут" задержки из модели гейта п.4) и плюс появятся задержки в цепях межсоединений. Если модели гейтов описаны в стиле 1-3) то задержки в гейтах (A to Q напр.) не перепишутся, а только появятся задержки в цепях. ------------- STA - Static Timing Analysis Статический Временной Анализ - фактически, проверка того что требования по setup\hold таймингам выполняются на каждом флопе. Проверяются ли setup\hold таймы при симуляции нетлиста? Да, если эти тайминги есть в Verilog модели флопов. И даже независимо от того есть ли SDF или его нет. См. выше. ======================= 1) почему файл имеет росширение SDO а не SDF? 2) Покажите Verilog модель вашего тригера. 3) Где нет задержки - на выходе тригера относительно клока (C to Q) или на межсоединениях гейтов (from GATE1.Q to GATE2.IN)? ===================== Смешались в кучу кони, люди..... 1) SDC - надо для STA. Тесбенчи тут непричём. 2) проверить работоспособность netlist c sdf вы можете и с помощью тесбенча писаного в среде UVM. Только надо UVM тесбенч (впрочем, как и простой Verilog тесбенч) писать так, чтобы он был совместим именно с нетлистом, а не RTL. Ну там пути к сигналам соответствовали нетлисту, а-то их синтезатор любит переименовывать....