topor_topor

1) никак не сравнить ужа и ежа. 2) сравните тупо количество FF в RTL1 & RTL2 в ISE репортах. Насколько их процентов больше - на столько и площадь станет больше.

А что не понятно? засовываем RTL1 в ISE и читаем репорт - 53 FF засовываем RTL2 в ISE и читаем репорт - 60 FF Разве не очевидно что больше и на сколько процентов? Ваша постановка задачи абсолютно не ясна. Толи вам про эфективность алгоритмов надо поспорить, то-ли про оптимальность реализации разных RTL в FPGA надо поспорить, толи вам вычислить площадь ASIC надо для разных RTL.... Неясно есть ли у вас 2 разных RTL о которых речь, или есть один RTL но у китайцев и вы хотите сравнить с ним алгоритм который есчё в уме, или вы только на уровне идей как-бы реализовать алгоритмы разными способами есчё думаете.... Вы FPGA собираетесь делать или ASIC или формулу изобрести? Вы определитесь сначала - чё надо и чё у вас есть...

Вопрос поставлен комплексно конечно.... 1) Определить вычислительную трудоемкость алгоритмов, т.е. число тактов процессора для обработки одного байта.... Для определения "число тактов процессора для обработки одного байта" если алгоритм только в виде идеи и блок-схемы существует предложить ничего конкретного не могу... тут математическое моделирование помочь скорее может. Если алгоритм реализован на уровне RTL - запустите симуляцию и узнаете точно сколько тактов ему нужно. 2) "Китайци реализовали ГОСТ 28147-89 в 650GE с помощью Synopsys DesignCompiler для библиотеки UMC L180 0.18μm...." Понятно "А если эту самую ключевую развертку неким образом модифицировать, насколько "потяжелеет" реализация"? Что значит потяжелеет? В мире ASIC это означает площадь кристала. Вам надо сделать оценку площади будущего кристала или всётаки сравнить 2 RTL реализации? а) Если сравнить реализации, то получите из ISE репорт про количество тригеров и гейтов и сравнивайте что больше, а что меньше и на сколько % б) Если надо сделать оценку площади будущего кристала, то тут хуже... - Достаточно точно можно получить эту оценку отсинтезив проект в Synopsys DesignCompiler в вашей UMC L180 0.18μm. Площадь всех тригеров и гейтов будет занимать примерно 70% будущего кристала. - Менее точно можно прикинуть так: Вычисляем сколько гейтов на тригер получилось в предыдущем RTL . Из нового RTL узнаём сколько у вас тригеров. Узнаём сколько получится гейтов (зная сколько гейт\тригер). Находим насколько % больше гейтов и тригеров в новом дизайне. увеличиваем на этот процент площадь.... Как-то так. Да, а китайци DFT вставили? А-то это есчё площади процентов 50 добавит при ваших 650 GE (тригеров 100 я так полагаю). А-то сюрпризом будет если ASIC сделать....

Ну, судя по вопросу, сначала лутше найти специалистов в области проектирования миксид-сигнал и цифровых ASIC..... Всего-то..... Сразу все Ваши вопросы и отпадут. Потому как потратить на тулзы около 2 000 000 млн. уе. за год (судя по тому что вы просите) и только начинать учится, как-то дороговато..... Да и учится по книжкам или хоть по тренингам того-же Cadence без наличия опытных наставником - тоже смысла особого нет... Это из опыта.... Тут как в хирургии - одно дело книжки, а другое - пока есчё живой человек на столе.... Да и попробовать сделать один раз микросхемку это где-то 50 000 уе.... Хотя, если сам Абрамович Вам деньги даёт, то почему-бы и нет :)

Чёто не похожа такая форма записи констрейнов на SDC формат....

Спорное утверждение. Ваш фрагмент напр. вообще путает тем, что default=2'b11: Зачем дубляж? Или зачем default?

Может так: ... wire GTmin = MinThreshold < Value; wire LTmax = MaxThreshold > Value; ... case {LTmax,GTmin} 2'b01: QuantizedData <= 2'b01; // "1" 2'b10: QuantizedData <= 2'b11; // "-1" default: QuantizedData <= 2'b00; // "0" endcase ...

А пример SDC тайминг констрейна в Ксайлинксе и Альтере привести можете? ну в котором видно это простое отличие?

А что, STA в Альтере от Virtex ф. Xilinx принципиально отличается особенно в плане задания констрейнов в SDC формате?

1) Если Вы 100% уверены в контактах BGA, особенно питания и клока то характер вашего сбоя всётаки очень похож на тайминг виолейшины. ...иначе правильно часами оно-бы врядли работало с плохой пайкой. 2) Если вы задали только максимальную частоту, то скажите какой источник клока вы используете? Какая его номинальная частота, скважность, розбросс частоты при изменении температуры+питания? Наихудшая комбинация этих факторов соответствует тому что вы задали? 3) Как Вы задавали розброс напряжения питания и диапазон температур при компиляции проекта? Эти диапазоны соответствуют вашим реальным условиям? В.т.ч гарантирует ли вам это источник питания? Проверили это? Ну и по STA .... 4) Задание максимального клока в принципе неявно для пользователя задаёт самые жесткие требования по таймингам. Если при этом никаких тайминг эроров нет, то должно всё быть ОК. 5) Проблемы с таймингами могут возникнуть если у вас не чисто синхронный дизайн.... - сколько у вас клоковых доменов (источников клока)? - как внешние сигналы вы привязываете к внутреннему клоку? - если вы работаете с интерфейсом (аля паралельный порт), то как вы привязываете его сигналы к внутреннему клоку, и учитываете ли вы задержки что при этом возникают? 6) ну и почитать: http://www.altera.com/literature/hb/qts/qt...&WT.oss=STA Советую сразу учится правильно, и задавать STA констрейны в SDC формате.

Так круче. В смысле техники исполнения....

Все могут встроенный тригер использовать. А чё бы и с NAND ов не сделать? Какие ошибки пишут конкретнее?

А как-же IP коры на Verilog напр. писанные в разных ПЛИС (заранее неизвестных) работают? Что смущает-то?

ОК исходные данные поняты так: 1) Проект перекомпилен с правильными STA констрейнами без виолейшинов для впаянной FPGA в BGA корпусе. Так? (Кста. понижение частоты хоть до 1Гц не спасает от тайминг виолейшинов если они есть.) 2) внутрисхемный эмулятор видит что на температуре цифра начинает функционировать по доругому. Так? Воможные причины: 3) Учитывая сложную логистику пайки BGA :) подозреваю что отваливается часть пинов питания, а значит цифра работать коррестно не может. Рентгеном качество пайки проверяли? Ну или boundary scan тестом может контакт проверили (Хотя по питанию не выйдет) ? 4) Проверить 100% внутреннюю структуру ПЛИС может только производитель... Но... Можно косвенно, пытаясь прошить какой-то проект что занимает 100% площади и его работоспособность оценить внешним тестером... при этом тест кавередж - неизвестен. Можно в конкретно вашу цифровую схему встроить тестовые структуры как в ASIC, сгенерить ATPG (если умеете) и прогонять их при производстве....При этом вы получите хоть какуюто гарантию соответствия кристала нетлисту... Вопрос: 5) Повторюсь, проект в симуляции тоже отлажен? Особенно с реальными задержками?

1) Что такое глюки по Вашему? как вы их увидели и поняли что что-то не так? 2) Прошивка должна быть скомпилена под конкретную ПЛИС. Нельзя менять тип ПЛИС и не перекомпиливать проект. 3) У Вас симуляция с реальными задержками есть? Из своего опыта скажу - небыло такого чтобы ПЛИС работала не так как на симуляции с задержками. Смысла в "отладке на плате" не вижу. 4) У Вас STA констрейны как заданы? Тайминг виолейшины есть? 5) Может у Вас температура плату коробит и неконтакт пинов выходит? 6) Ну и на счёт тестирования блоков ПЛИС... Производитель проводит тестирование с ~100% фолт кавереджем всех выпускаемых кристалов. Убить его можна разве что нарушением технологии монтажа. Ну.... Если есть правильные STA констрейны и проект перекомпилен без тайминг виолейшинов в другой кристал - не вижу проблем. Это-ж цифра......

Это Вам ПЛИС на дачу или дома по хозяйству надо чтоль и вероятность безотказной роботы совсем не интересует? Тогда можете есчё ESD его бабахнуть - 20кВ к одному входу приложить, от электрошокера например :) Можно и делекатнее - надфильком спилите :)

Всем спасибо за советы. Буфер не вставляется скорее всего по причине: "Critical Warning (308018): (High) Rule S104: Clock port and any other port of a register should not be driven by the same signal source. Found 11 node(s) related to this rule." Это про -from REG.... Такая ситуация выходит, поскольку С вход этого тригера клокается из GatedClock компонента (FF+AND), а D - из того-же тригера что и GatedClock.EN.....

Спасибо! Таймквест - класная штука! И имена находит к тому-же... С командной строки почти как в ASIC тулзах: report_timing -hold -from [get_cells {reg1}] -to [get_cells {reg2}] -detail full_path

Кто знает как в Quartus увидеть полный тайминг пас (с инстанса в инстанс от лонч тригера до лок тригера), а не только лонч и лок тригеры? Спасибо

HOLD виолейшин фиксить. Другие способы - не предлагать. Так надо.

Уважаемые коллеги, Пытаюсь заставить Quartus II v.11.1 вставить буфер в цепь в MAX II. Дизайн на верилоге. Менять исходник как-то не красиво.... Пытаюсь применить assignment: Logic Cell Insertion между 2-мя регистрами по цепи данных. Value=2, Enabled=Yes, Entity=TOP При этом никаких буферов не вижу ни в тайминг репортах ни в Technology Viewer. Может какие-то есчё надо опции розрешить...

Недавно сам с этим девайсом имел дело... Наконец-то удалось заставить работать. Из Вашего описания сложно точно понять причину. 1) В каком направлении вы передаёте данные - из FTDI в ПК или наоборот? Судя по тому, что вы используете TXE - то из FTDI в ПК. 2) Передавать можно и одиночные байты. 3) Для правильной роботы нужно чётко выполнять протокол доступа к FTDI. Тут один только подводный камень - все сигналы FTDI полностью асинхронны вашей ПЛИС. Приведите ваши вейформи, как вы делаете запись в FTDI (желательно по клеточкам, где клеточка равна клоку ПЛИС) А также опишите как вы привязываете асинхронные сигналы FTDI к клоку ПЛИС, ну и как эти задержки учтены в вейформе записи.

Вставлю и свои 5 копеек.... 1) Вжизни главное определится - где твое место и что ты за птица.... Если вы всёже хотите стать проектировщиком именно микросхем, то тут ест 2 основных направления: аналоговые микросхемы и цифровые. Я щитаю эти области взаимоисключающими, ибо всё в одну даже просветлённую голову не влезет. 2) Аналоговые микросхемы - это схемотехника на уровне транзисторов и детальное изучение физики и технологии полупроводников. Тулзы, как сказано: - Cadence IC5141 - схемы рисовать - Cadence Spectre/Ultrasim, Simvision - симулировать - Cadence Assura - верифицировать топологию Главное тут не столько тулзы уметь пользовать (это не так и сложно), сколько схемотехнику микросхем знать с учётом физики и технологии полупроводников.... Можно хоть с OrCAD PSPICE начать.... 3) Цифровые микросхемы - это: - фронт енд дизайн (знание логики протоколов связи, шин, цифровой обработки сигналов итп) - Matlab в данном случае важнее математика и способность розобратся в стандартах... - RTL дизайн (FSM Мили\Мура, основы цифровой техники, описание RTL на HDL языках типа Verilog, верификация в среде UVM \ systemVerilog) - Notapad и симулятор типа Cadence NCSim, ModelSim,,,, важнее освоить основы синхронного дизайна и выучить языки ну и научится как при помощи FSM сделать АЦП напр... - бек енд дизайн (т.е. розработка топологии): RCCompiler - синтез + DFT SoCEncounter - розмещение, построение clock tree, розводка, верификация топологии (DRC, LVS), STA.... тулзы эти очень сложные и тут главное виртуозное ими владение... которое наступает года через 2 роботы плечо к плечу с экспертами Cadence..... Также важно розобратся со Static Timing Analysis (STA) Вот и всё..... 4) Для цифровика, хорошо начинать с FPGA (altera, Xilinx) По крайней мере с RTL, верификацией и STA удастся розобраться, да и попробовать как оно... Желаю удачи.

С СЕ - это очевидно и банально.... А описать его надо как generated_clock. правда, я точно не знаю, сможет ли его FPGA тулза сделать правильним клоком (подключить к глобальному клоковому нету) без дополнителтьных указаний....

А как убедиться что STA констрейны заданы без ошибок?