McSava

Пример выложил в PDF файле. Количество задающих бит адреса определяется максимальным количеством однотипных плат. У нас в одной системе с шестью платами было четыре одинаковых модуля. Использовали два контакта под GA, остальные платы конструктивно не вставали на другие места. В другой две одинаковые - там достаточно одного бита адреса. GA.pdf

Про JTAG просто предложил. У нас тоже есть многоплатные решения. Так вот на них можно перепайкой резисторов включить/исключить микросхему из кольца програмирования. Когда плат две, это не критично. Запрограммировал одну, потом другую. А когда плат шесть, то становится удобным такой способ програмирования. На этапе отладки все равно приходится часто перешивать устройства. А при условии, что всю систему нужно выключить, вытащить плату из крейта, подсоединить провода, вставить плату, включить пиатние и так шесть раз. То закладывание "лишних" элементов оправдывает себя.

Их можно занять сигналами GA - Geografical adress. На "мамке " они могут быть заведены на землю или питание. А на платах входы, которые это адрес будут читать. Так можно будет обращаться к плате с адресом №... Подумайте, может быть стоит вывести JTAG сигналы для программирования устройств одним шнурком. А не дергать программатор каждый раз для каждой платы.

Доброго времени суток. Подскажите пожалуйста, в какой версии IOD есть поддержка Kintex-7 от Xilinx? Если такая есть уже. После EE7.9.1 Update 10 стал доступен 7k325T fg900. xc7K70T-fbg484 - недоступен

Думаю с тем, что Mentor прикупил перед этим и впрошлом году несколько компаний. А там часть пользователей умерших компаний решила обновить САПР и перешла на Ментор. Тот же P-CAD который перестали поддерживать. Не будет же пользователь сваливать с програмы сразу, как только объявили о сворачивании программы. Первое время все устраивало в старой версии, а потом потребовалась поддержка новых фич, новых ОС, железяк и прочего. И встал выбор нового продукта...

есть в Днепропетровске Сетаб Шелар Евгений Производство электроники светодиодные технологии ********************************* г.Днепропетровск Донецкое шоссе,19 тел +38(0562)326865 факс+38(0562)326867 моб. 80506911621 mail: [email protected] [email protected] Заказывали у них, делают хорошо, но BGA не монтировали. Есть в Чернигове. ДП"Екран"ОАО"Чезара" и Александр Граб Главный инженер ООО "ITV Ltd." Украина, 14038 г. Чернигов ул. Курганная, 5 Тел. +38-0462-603691 Моб. +38-067-4603150 e-mail: [email protected] Но в Чернигове часто очередь на монтаж и мы отдаем им только совсем сложные платы с большими BGA.

А можно, пожалуйста, размер контактных площадок для 0402 скругленных. Какой допустимый размер скругления?

Как-то делали в Харькове мембранную клавиатуру. КП «ИРБИС-ЭЛЕКТРОН» Результатом остались довольны.

У меня когда--то была подобная проблема. Оказалось, что при прорисовке копуса в CellEditor остался графический элемент Plane Obstruct с толщиной 0 мм в слое трассировки. Нашел перебирая опции в Display Control.

По вопросу: Смотрите зазоры от полигонов к другим цепям. При чем зазоры для слоя и для полигона. И еще, если сделать Buried SMD ножку у микросхемы при монтаже может получится непропай. Так тепло будет уходить на полигон. Тоже можно сказать про другие SMD компоненты.

Я после P-CAD перешел на Expedition. САПР не выбирал - поменял место работы. Так вот на фирме сменили тогда еще Protel на Expedition из-за лучших возможностей проектирования ПЛИС. У меня при переходе особых проблем не было. Некоторые вещи были сделаны по другому, чегото не хватало, а что-то пришлось очень даже по душе. Сейчас пришлось редактировать некооторые старые проекты в Altium. После Expedition очень не привычно. Хотя большинство неудобств связанны именно с непривчкой и незнанием всех тонкостей продукта. В схематике неудобно таскать части схем с компонентами. Библиотека организована, совершенно не так как у Expedition. Но это тоже возможно прийдётся делать под себя. В BOM попадают размеры резистора и номинал отдельно. (Так было организовано еще в Protel). В Expedition можно организовать полный Part number и отдать BOM на заказ компонентов сразу. Без особой мороки какой резистор или мекросхема. Основной записью является Part number, а тип корпуса я указываю для справки. В трассировщике не удобно было то, что ткнув курсором в часть платы я потом еще должен выбрать, что я хочу тянуть надпись шелкографии, компонент или трассу. В Expedition я работаю либо с трассами, либо с компонентами. Переделки были небольшие, поэтому многих нюансов не знаю. В Altium 2009 понравилось, то что проект Protel 99 он открывает лучше, чем если засунуть Expedition99 в Expedition 7,9. Есть много вариаций чего "перевариет" Altium, но если речь идёт о PADS, то у него тоже развита "многоядность". Там проблема была еще между предыдущим и следующим релизом. Типа между 2005 и 2007. Есть ли в Altium что-то похожее на Input Output Designer я не знаю, но вещь классная. И при проектировании проектов с ПЛИС очень полезная. Передача списка цепей в ISE и обратно позволяет набирать название цепей только раз либо вы либо пректировщик ПЛИС. К тому же, при необходимости проверки схемы, очень удобно общаться с проетировщиком схемы на ПЛИС на одном языке. Не возникает разногласий по названиям цепей. "распутывание" цепей облегчает задачу трассировщику. Выбор за вами, но если бы мне сейчас предложили перейти на Altium я бы отказался.

Минус в заливке это увеличение емкости платы, но это "лечится" дополнительными ПО. Для взрывобезопасных устройств это актуально. Плюс - улучшение травления отдельнопроходящих проводников и реперов. Если внутренние слои не хочется заливать полигонами, то можно залить генертором баланса меди.

Я бы развязал питания каждой АЦП и ОУ. Хотябы дросселями. Обычно когда делаем платки для отладки, то при наличии свободного места на плате сьавлю дросельки, так потом проще отключать некоторые компоненты и смотреть отдельную работу компонентов и влияние друг на друга. Если Ваша микросхема U7 питается от одного и того же питания что и АЦП с ОУ, то проблема может быть и в этом. К тому же AVCC и DVCC замкнуты между собой. Зачем их было разделять дроселлями L1 и L2? Их назначение подавлять создаваемые шумы в одной схеме и не дать им проникнуть в другую И посмотрите на работу дифф входа АЦП, у Вас Vin- посажен прямо на землю. В схеме отладочной платы когды АЦП переводится в режим с одним ОУ, то остается около 500 Ом на входе Vin-. Смотрите схему отладочной платы

нужно вызвать утилиту СDB to BOM. Для этого нужно нажать на кнопку OTHER UTILITIES в меню TOOLS. Для неё нужно создать файл *.ASC путь к которму указывается в строке Configuration file. Можно вызвать в справке "CDB to BOM Configuration File" Там указывается как создавать файл. Как пронумеровывать позиционные обозначения, каждое через запятую или через дефис с пропускрм повторяющихся. По какому параметру сортировать. Какие строки выводить. В строке Output file указываем путь куда сохранять файл. Затем файл можно импортировать в таблицу и прочее.

Насколько мне известно TINA-TI разработана для примениния микросхем фирмы Texas Instruments. Но в покупной версии якобы есть импорт нетлиста из SPICE моделей. Analog Devices продвигала для своих микросхем Circuite Design от National Instruments. У них шла беспоатаная версия, что-то наподобии Analog Devices Edition. Можно поискать у AD.

Посомтотрите у Molex

Нужно разрешить ставить VIA под данным типом контакта Editor Control вкладка Pad Entry и поиграть галочками в Allow via under pad. Должно помочь. З.Ы. У меня via вставлены в библиотечном компоненте, подсоединены к слою на которой паяются. К внутренним полигонам они подсоединяются уже в проекте печатное платы. Термопад освобожден от маски и в слое трафарета сделаны маленькие отверстия, для того чтоб паяльная паста не смазывалась на больших площадях, и чтоб большое количество пасты не поднимало маленькие микросхемы при пайке (когда флюс закипает).

1) Для PCI толщина платы ограничена 1,77 мм после метализации. 2) Нам делали платы со снятием по краю платы текстолита под направляющую, но там не было метализации.

Нашёл в закромах несколько статей. Выложу несколько. Остальные повторяются. Ну и само собой разумеется все права пренадлежат не мне. BGA.rar

Перешёл на Mentor Expedition. Причина - сменил место работы и на новом месте работали в этом САПРе. Поэтому схемы и библиотеки переделывать не пришлось. Поначалу расстраивали отсутсвие некоторых примочек, и рука сама тянулась к привычным "горячим клавишам". Но это дело привычки. Но это всего лишь дело привычки. Сейчас, когда знаю уже многое в Менторе, на P-CAD возвращаться не хочу, хотя первое время шабашки продолжал делать в P-CADе.

Если у вас до сих пор не получается, то конечно выкладывайте. Для начала можно скопировать в эту библиотеку или создать свою чтобы файл не был огромного размера. В моеё библиотеке по-разному сделаны микросхемы с ТП. Но они оба заливаются полигонами. Может быть у вас как-то по-хитрому подключен символ к ячейке. NL.rar

Возникло несколько вопросов. Возможно ли параллельное существовние на машине ветки DxDesigner - Expedition и DCDV - Expedition? Просто сейчас все схемы делаются в DCDV, но постепенно планирую перейти на DxDesigner. Но иногда нужна поддержка старых проектов. Конвертацию библиотеки начну с копии. Но всё же, доступны ли будут элементы в DCDV после конвертации билиотеки в DxDesigner? И можно ли копировать куски схем из DCDV в DxDesigner? Зарнее благодарен.

По поводу как хочу и как получается. Если речь идёт о Термал Пад для микросхемы которое еще может носить название PowerPad у TI и прочие варианты. То в микросхеме оно служит для дополнительного отвода тепла. Его еще рекоммендут пробить несколькими ПО и подсоединить к внутренним полигонам или полигонам на другой стороне. В Expedition же понятие Thermal Pad используется для типа контактов которые нужно припаять к полигону. Для улучшения качества пайки возле ножки делают островки отторжения от полигона. Если такое отторжение не сделать, то монтажники будут впоследствии не очень лестно думать о вас :), из-за того что всё тепло будет уходить на прогрев полигона, а это обычно большая площадь меди. На контактах элементов останется не оплавившийся и припой и прочее. Если сделать оторжение, то тепло будет уходить только по небольшим "мостикам" и будет более качественная пайка. Поэтому рисунок "как получается" более правильный, на мой взгляд. Но лучше проконсультироватся у технологов, если они разрешат сплошняком подсоединять площадку к полигону, тогда просто замените тип площадки с Thermal Pad на обычную. Может они вам посоветуют сделать оторжение и у обычных выводов микросхемы. Эти зазоры можно регулировать при прорисовке полигонов на вкладке Thermal definition. там указывается количество отводов 2, 4, полностью присоединён (buried) или на этом слое совсем не подключать (non). Еще указываются углы по которым рисуются "мостики" только под углом 0/90 градусов или только 45/135. У меня обычно стоит преимущественно 45/135. Поэтому когда нет возможности прорисовать 45/135 программа пытается подсоединить ножку под углом 0/90. А чем плохо нажать стрелку вниз или вверх для перехода между слоями при трассировке? VIA разместится автоматически, если это возможно. Если из-за плотности трассировки такое не возможно, то вы останетесь на своём слое.

Может быть у Термал пада расставлены таким образом отводы от ножки, что не удаётся нарисовать полигон без отрыва. Можно поиграться с расстановкой угла (ориентирование отводов) там есть 45/135 и 90/180. Например если задано зазор 0,25 и минимальный проводник тоже 0,25. У Soic межцентровое растояние 1,27. ширина контакта 0,5. 1,27-0,5= 0,77 это расстояние между ножками. Отнимем еще два по 0,25. Остается 0,27. Если минимаоьный проводник 0,3 то вот наш затык. Или если полигон заштрихофывается линиями с толщиной больше 0,27 мм. Программа не сможет подвести ни одной линии. диф. пара с контролем импеданса ведется по заданному зазору между линиями. В CES есть пунктик "зазор между трассами диф.линии" и "отступ от других диф. линий". Контроль ведётся по равнодлинности. Под контролем импеданса имеется ввиду ограничение на расхождение проводника, огибание ножек и ПО. Мы ведь не изменяем тодщину диэлектрика по плате от одного края к другому. Поэтому при контроле нужно учитывать те полигоны которые скрываются под вашими диф. линиями. Совсем автоматом тут не получится. Все предупреждения о рассогласовании импеданса выдаются на основе введеных вами геометрических ограничений.

Полигон может не соединятся к термал пад если выбрано неправильное соотношение между отторжением полигона от ножки и соединительным мостиком. Такое может происходить когда выбран для полигона слишком большой зазор. Ну и имя цепи ножки должно совпадать именем цепи назанченым для полигона. А то не совсем понятно "А то у меня он не хочет подсоеденяться к Термал Пад, а к рядом стоящей земленой ноге конектится." Если ваш ТермалПадне земляной, то он и не должен конектится. При задании импеданса в CES он присваивается ко всему слою по умолчанию. Для назанчения других правил цепи должны объединятся в классы или группы. И при одном и том же стеке прийдётся играться с шириной/зазором между цепями. По-моему импеданс в Expedition не контролируется и DRC не ругается. Просто он указывается в проекте, чтобы при конвертировании в сторонний САПР (например Hyper Linx от Mentora) указать стек и требуемый импеданс для цепей.