Raven
Свой-
Постов
907 -
Зарегистрирован
-
Посещение
-
Победитель дней
4
Весь контент Raven
-
Прошу извинить, если не понял замысел: а что, D1 так подключать - это так и задумано? Он же логическую 1 вроде просто закоротит на землю - или я чего-то не понял?
-
Вам все сразу подавай! 🙂 Пока не умеют - это ж отдельная дополнительная технология. АМУР - это первая ласточка. Дальше - больше. Темпы расширения линеек не будут такими же, как на Западе (бюджеты не те, и экосистема отечественной электроники только начинает восстанавливаться, пока нет эффекта масштаба), но процесс определенно пошел. Да, начать со списка потенциальных областей применеия - это хорошая идея по теме топика. Но даже и сегмент "импортозамещательных пильных изделий" - это очень хороший начальный базис, чтобы профинансировать дальнейшие шаги.
-
Работать не будет, т.к. будут нарушены Recovery Time и Removal Time требования (de-assertion of R произойдет внутри временного окна относительно фронта клока - т.е., внутри окна, где R должен оставаться стабильным, чтобы триггер не перешел в метастабильное состояние).
-
И где теперь эти рабочие проекты и их битстримы? Или теперь уже и ровно те самые проекты/битстримы перестали работать?
-
Уточните, все же есть комбинация платы и проекта Vivado, на которых DDR4 работает хорошо (например, та же HTG-800 с примером от HiTech Global)? А то из ваших постов это неясно.
-
Незаслуженно лишен pull-up резистора TDO.
-
Ну, контуры массовости для АМУРа вроде просматриваются. Но то, что другими вариантами корпуса или другой моделью контроллера (с другим набором периферии и/или конфигурацией ядра) всерьез займутся только после определенной окупаемости нынешнего - это весьма вероятно. Опять же, надо собрать опыт эксплуатации этой партии контроллеров, написать эрраты и подготовить исправленную версию.
-
Вариант AMUR-DISCAVERY. В целом зачетно. А прочие 4 варианта отладочных плат - об их доступности что-то известно? И какие цены на все это ожидаются?
-
А что на TRSTn во время вот этих вот тестовых операций (Integrity Check Pattern : 550FAAF000FF0000FFFF)? Программный тул или JTAG-адаптер озабочивается установлением там лог.1 на время операций? А то может там все в ресете сидит всю дорогу?
-
Покупка ПЛИС
Raven ответил _sda тема в Работаем с ПЛИС, области применения, выбор
Тут проблемы еще с доставкой будут - судя по списку методов доставки: UPS, FedEx, DHL. -
Паяльная станция на 200 Вт
Raven ответил yuriger тема в Пайка и монтаж
Нет, вживую не общался. Вроде как можно заказать, но насколько это реально, не проверял. Меня удивил факт наличия станций Digital-2000 и некоторых паяльников к ней, и при вполне вменяемой цене (с учетом реалий). -
Паяльная станция на 200 Вт
Raven ответил yuriger тема в Пайка и монтаж
Обнаружил Ersa в списках неожиданно для меня реинкарнировавшейся Микроники (правда, теперь в формате онлайн-магазина): ERSA - soldering stations -
При чтении сообщений из этого треда меня не покидало ощущение дежавю. Сегодня я понял, почему - когда наткнулся на эту тему - Первый проект на Verilog. Прошу помощи
-
microSD, скорость чтения упала
Raven ответил Freibier тема в В помощь начинающему
А это проверялось? Прочитать фрагмент, а потом еще раз... Если это действительно так, то карты даже хуже, чем могло показаться. Но как раз в этой части есть пространство для разных реализаций встроенного ПО контроллера, так что разные китайские карты могут демонстрировать разную степень дубовости (иногда, возможно, приемлемую). -
microSD, скорость чтения упала
Raven ответил Freibier тема в В помощь начинающему
Даже при чтении? Все настолько плохо? Похоже, время тратится на восстановление читаемых данных (и надеюсь, на их обратную запись тоже - иначе откуда столько затрачиваемого времени). Контроллер предпочитает простую стратегию - прочитали, восстановили, тут же записали обратно (попутно еще стерли). На все нужно уйма времени. Выделить процесс восстановления в отдельный фоновый поток - это, похоже, не всем контроллерам дано. -
microSD, скорость чтения упала
Raven ответил Freibier тема в В помощь начинающему
Нет, не навсегда. Причина падения скорости в том, что в параллель происходят 2 процесса: 1) запрос на новую запись; 2) восстановление подпорченных блоков (для чего и надо периодически полноценно запитывать карту). По мере прогресса во 2-м процессе поле для маневра у карт-контроллера становится все больше, и скорость записи подтягивается к макисмально возможной при текущей степени износа. "Не так быстро, приятель!" (c) Контроллеру на восстановление надо какое-то заметное время, зависящее от времени пребывания в обесточенном состоянии и степени износа. А также от общего объема ранее записанного и подлежащего восстановлению, конечно. -
Вопрос по TopJTAG
Raven ответил _sda тема в Работаем с ПЛИС, области применения, выбор
Данный пин представлен в Boundary-Scan Register тремя битами, каждый из которых является регистром в соответствующей boundary scan cell (ячейке). Судя по всему, управление направлением (выход/вход) происходит в бите/ячейке 556, а выставление состояния выхода (когда он именно выход) - через бит 557. Видимо, по умолчанию здесь сконфигурировано как вход. Чтобы разобраться подробнее, как это работает, надо смотреть весь BSDL-файл в целом и курить спеку IEEE Std 1149.1. На память я таких деталей уже не помню. Вообще, видя такое в BSDL, TopJTAG должен где-то предоставлять управление функцией данного пина. -
Вопрос по TopJTAG
Raven ответил _sda тема в Работаем с ПЛИС, области применения, выбор
Если пин конфигурируемый (а по контексту похоже, что это так), то TopJTAG-у надо предоставлять BSDL-файл, соответствующий конкретной используемой конфигурации. По-другому эту информацию до TopJTAG не довести. -
Оставлен без внимания TDO - нужно сделать для него внешний pull-up 4.7/10 kOhm.
-
Ну, в принципе, сторона FPGA могла бы выступать в таком качестве - нужно только соорудить соответствующий модуль и написать софт 🙂
- 50 ответов
-
- pci-e
- link training
- (и ещё 4 )
-
Вдогонку еще один неплохой базовый вариант, с бОльшей свободой имплементации: CH32V307VCT6
-
Но это повод смотреть на такого рода ошибки в будущем, имея в виду возможность дефекта той же категории, что в вашем случае. А случай действительно интересный. Ведь получается, что объективные показатели аномальности дефектной платы все-таки были - в виде повышенного кол-ва ошибок на линке. Просто до них никто не добрался. Хотя метод обратной прозвонки тоже доказал свою полезность (и к нему все равно пришлось бы прибегнуть для вынесения окончательного вердикта).
- 50 ответов
-
- pci-e
- link training
- (и ещё 4 )
-
Но на FPGA стороне тоже должны быть подобные ошибки, а там их посмотреть можно.
- 50 ответов
-
- pci-e
- link training
- (и ещё 4 )
-
Вы можете привести весь код этого узла, включая все пути от пинов и к ним? А то по приведенным кускам непонятно, есть ли здесь проблема Clock Crossing, и где.
-
А перезагружать FPGA по активации Warm Reset вы не пробовали? Это помогло бы продвинуться на шаг в локализации проблемы - если все заработает, значит при Warm Reset без перезагрузки FPGA не все приходит в требуемое начальное состояние в паре RC - FPGA (пока так, осторожно, хотя ставки на FPGA в этой паре как на источник проблем все же выше).
- 50 ответов
-
- pci-e
- link training
- (и ещё 4 )