leevv

Нашел эту ветку только сейчас. На счет питона для embedded. Последние разработки на PYNQ framework http://www.pynq.io/ от Xilinx мне кажутся очень интересными. С одной стороны снижается барьер для application developer(например data scientists) в работе с FPGA. С другой стороны для разработчика FPGA можно использовать все преймущества интерактивной разработки и, например, быструю визуализацию данных в том же Jupiter Notebook.

Слов нет до чего дошел прогресс. Интересно сколько будет стоить и будут ли дешевые варианты. www.xilinx.com/RFSoC

Очень рекомендую http://mcuoneclipse.com/ Много полезного про Processor Expert.

есть такие слухи но будет в концe года

Очень аппетитный чип по моему. Пока я на этапе освоения либеро (новая среда для меня). Будет совсем хорошо когда испекут в малом корпусе.

У нас почему то другая беда. В 9.1 долго разводилось , но если разводилось то работало в железе. Под 10.1 разводится на ура и быстро. Но потом обнаружилось что в железе сбоит. Причем очень нестабильно и зависит от cost table. Пришлось добавить кучу констрэйнов. Видимо интерпретатор констрэйнов поменялся.

Мы используем первый подход - EDK (XPS) as a top. Я считаю это оправданным особенно для больших проектов. Основное преймушество как я это вижу - это стандартизация. При всех недостатках MHS файла он служит топ левелом для всего проекта. И если IP pcore отлажен и работает в системе то он становится относительно легко переносимым в другие проекты. Более того удобно когда несколько человек независимо работают каждый над своим pcore-ом. Опять таки при всех недостатках coreconnect bus structure разработкой занимается Xilinx, а мы концентритуемся на своих "проблемах". Тот кто начинал с ISE 7.1 тот поймет какой прогресс Xilinx EDK сделала, и это вообщем-то бесплатно для пользователей.

"перетягивание" констрайнов часто даёт обратный результат. P&R использует все свои "ресурсы" на проблемные констрейны, которые вы "перетянули". Наоборот помогает ослабить другие констрейны, которые можно ослабить.

Как бы судьба этого стартапа не сложилась, он заслуживает уважения. Это первая ласточка. Асинхронный дизайн известен давно. Но этим друзьям удалось остаться в рамках существуюших технологий синтеза. Посмотрим, если все работает так как заявлено и им удастся на уровне обеспечить soft поддержку (tools, IP ), что как раз и есть самое сложное на мой взгляд, кто знает, они смогут конкурировать с X и A. Помимо 10G , интересно как им удалось заставить BRAM и mutipliers работать na 1.5 G?

посмотрите на Xilinx web site. Там они раздают ref.design, сделаный на sysgen. По моему до 6 каналов UP and DOWN. Может больше. Pretty impressive.

Ну заведите сигнал на неиспользуемый пин и с него же снимите. Я думаю можно даже Bonded IO block использовать. То есть IO block у которого и вовсе нет наружнего пина. Хотя в V4,V5 не знаю точно можно ли их задействовать. В V2 можно было, но там нет IDELAY.

hard это когда процессорное ядро встроено в fpga встроено как изюм в булку. Есть только у Х и, по моему у атмела. Раньше было у А, но потом они отказались в сторону soft proc. A soft proc, это IP собранное из логики самой fpga. Например Microblaze, Nios и т.д.

Есть регулируемая задержка в каждом IO - IDELAY в Virtex 4 и IDELAY,ODELAY в Virtex 5. Каждый tap 75 ps. Всего 64 taps

Это здорово что появился раздел SoPC. Вопрос к населению - насколько часто вы используете(или хотели бы использовать) именно hard CPU (например, типа Xilinx PPC) в реальных проектах? Я имею в виду реальную продукцию, поставляемую заказчику партиями, а не опытный образец. Судя по всему Х не отказывается от этой линии (на завтра обешают большую новость). При условии что в системе обязательно нужен и проц и fpga, можно рассмотреть 3 варианта: 1) fpga + proc кaк отдельные чипы. 2) fpga + soft proc(MB,Nios) 3) fpga + hard proc Преимушества/недостатки: 1) дешевле. Отлаженные tools/ проц устаревают. tools тоже 2) больше выбор. Гибкость - можно конфигурировать систему в зависимости от сегодняшней задачи, а завтра на той же платформе все отдать логике, например. / проц занимает логику 3) отлаженные tools, производительность / цена. ограниченные поставшики (Х только) У нас, например, я считаю PPC органично вписывается в проекты, посколько первично - гибкость системы и производительность. Цена сушественна, но не mass-production. Однако большого интереса в целом к hard PPC я что-то не наблюдаю.

10 versia budet edinoj dlja ISE,EDK,sysgen,chipscope. Ogidaetsja v nachale marta.

Я не знаю это тот случай или нет но у меня была засада с DDR1 на частоте 100 MHz. Начиная с версии 1.8 MPMC2 Xilinx внес баг в калибрационную state-machine. Они видимо увлеклись более высокими частотами и не заметили что на самой низкой частоте (100 MHz)калибрация перестала работать. V1.7 MPMC2 еше работала. V1.8,V1.9 уже нет. Это относится только к V4,V5, когда используются IDELAY. Когда калибрация не проходит, все таиминги на грани, и некоторые борта могут выдавать ошибки (или при изменении температуры, например) . Я даже открыл WEB CASE:718214 по этому поводу. Они позвонили, обещали выпустить AR и исправить в очередном EDK SP, но зная их "расторопность", думаю они исправят в 10.1.

Est' hitryj sposob zagruzit' v V4(v2pro po mojemu ne moget) programmu v PPC cheres USER_ACCESS register. Est' po etomu povodu toge appnote. U nas k sogeleniju s naletu ne poluchilos' primenit' i vremeni nebylo razabrat'sja , no kak nibud' objazatel'no razberus'. Sut' etog dela v tom chto snachala gruzitsja FPGA, a potom iz toj ge pamjati zagrugaetsja programma dlja PPC cherez JTAG processora prjamo v cash-pamjat'. Dlja etogo v FPGA image vstavljaetsja special'nyj malen'kij core, kotoryj preobrazuet SlaveSerial configuratuion posylky v JTAG komandy PPC.

Rech' idet o V2pro V4? Konechno mogno. Smotrite app notes ot xilinx. Smotrite v storonu UltraController2. Tuda dage poresten'kij web server vlazit.

Vse-taki luchshe stavit' v odnu papku. C:\xilinx i potom pereimenovyvat' ee, a zatem stavit' poverh novuju versiju. Tuda ge vnutr', ja , naprimer, stavlju EDK, chipscope, sysgen i t.d. , a potom vse odnim mahom pereimenovyvaju, esli nugno otkatit' na bolee ranjuju versiju. Kstati sysgen otkazyvaetsja rabotat' esli ISE nahoditsja ne v C:\xilinx. Po krajnej mere tak bylo v 7.1 i 8.1 9.1 eshe ne proboval, gdu EDK 9.1. I eshe sovet. Neploho sdelat' backup vsego foldera na dvd. Esli chto polomalos' to prosto mogno perecopirovat'.

Я для приема данных использу FIFO, в случае когда данных очень много оно организуется на двух внешних ОЗУ'шках (одну читает потребитель, и пока она полностью не прочитанна, в другую пишет источник данных), если ОЗУ надо мало, то вполне для FIFO подходит и блоки внутреннего ОЗУ. Как работают счетчики на запись/чтение данных в/из FIFO - зависит от конкретной задачи. Главное, что блок синхронизации я применяю один и тот же. Идея блока такова: Есть CLK_1 и есть некое событие, на которое надо отреагировать импульсом длинной в один такт на CLK_2. Наличие события кодируется импульсом, длинной в один такт CLK_1 на линии START. Исходник блока синхронизации (разработал сам): library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sync_clk is port ( START: in std_logic; CLK_1: in std_logic; CLK_2: in std_logic; Q: out std_logic ); end entity; architecture sync_clk_body of sync_clk is signal F1_FD0: std_logic := '0'; signal F2_FD1: std_logic := '0'; signal F2_FD2: std_logic := '0'; begin process (CLK_1, F2_FD2) begin if F2_FD2 = '1' then F1_FD0 <= '0'; elsif rising_edge(CLK_1) then if (START = '1') then F1_FD0 <= '1'; end if; end if; end process; process (CLK_2) begin if rising_edge(CLK_2) then F2_FD1 <= F1_FD0; F2_FD2 <= F2_FD1 xor F2_FD2; end if; end process; Q <= F2_FD2; end architecture; Эта схема используется в (БСС) Блоках Сетевой Синхронизации Первого и Второго "сортов" в STM (телефонии). За все время тестирований и измерений ни разу не пропустила ни одного импульса. (любой пропушенный умпульс, в данных системах, тут же отзывется плавным, но быстрым, набегом фазы на 1 такт) В БСС второго сорта схема закатана в XCR3256-7TQ144. Работает с частотами около 131.072 МГЦ (практически на предельном быстродействии XPLA3). В Spartan-2E в менее скоростной задачи, за год эксплуатации пока тоже сбоев не обнаружено. Moget Ja ne sovsem ponimaju no pochemu XOR vo vtorom processe? Po moemu u Vas F2_FD2 moget zalipnut' v edinice. Ne proshe li tak? process (CLK_2) begin if rising_edge(CLK_2) then F2_FD1 <= F1_FD0; F2_FD2 <= '0'; if F2_FD1='1' then F2_FD2<='1'; end if; end if; end process;

Для однобитной последовательности (т.е. последовательности с какого-нибудь разряда) достаточно изменить порядок отводов на обратный. Для состояния регистра в целом дополнительно надо взять разряды в обратном порядке. Ради любопытства, а в связи с чем это понадобилось? Spasibo. Pravda uge razobralsja s pomoshju poiska v i-nete. Prosto mne nugno synchronizirovat'sja s zadannoj posledovatel'nostju, kotoraja kak raz taki inversnaja k tomu generatory chto u menja okazalsja pod rukoj.

Moget kto podskaget kak zastavit' LFSR (linear feedback shift regester) generit' pseudo-sluchajnuju posledovatel'nost' v drugom napravlenii. Ja imeju vvidu chto by posledovatel'nost' razvorachivalas' v druguju storonu (zerkal'no). Proboval menjat' XOR na XNOR, menjat' napravlenie sdviga - nichego poka ne poluchetsja.

Думаю что FX не будует, или он будет очень не скоро. Т.к. фирма ксайлинкс собиралась пойти по пути альтеры и отказаться от аппаратного процессорного ядра в фпга. Nu eto bol'shaja dlja menja novost'. Otkuda takie svedenia, deistvitelno. Ja naprimer znaju chto PowerPC v V5 budet 440 core. Vopros tol'ko v srokah.

Antti Vy vsegda vse znajete. Kogda real'no ogidat' V5FX? I chto slyshno naschet Spartan4? Ja tak ponjal Spartan 4 budet ne ran'she chem cherez god-poltora ;-(

что-то не могу на сайте http://www.xilinx.com/ зацепить поиском этот UG253 :-/ www.xilinx.com/mpmc2