Flood

Примерно за тем же, зачем импортозамещаются центральные процессоры. Причем с FPGA ситуация намного хуже, как раз из-за их малой распространенности и высокой потребности в отдельных отраслях - производителей меньше, контролировать поставки проще.

Не понятно, "основная плата" не вставляется в ПК, а расположена отдельно? Может, тогда проще на ней сразу реализовать быстрый интерфейс (10/25/100Gb Eth)?

В порядке убывания вероятности, вот мои предположения насчет чипов 7-й серии с полной совместимостью: 1. Попильный проект для зарубежных заказчиков - например, замена крышек оригинальных чипов (без ведома зайлинкс). 2. Уход от лицензирования - реальные чипы перемаркируются (возможно, даже с ведома зайлинкс), после чего перепродаются тем, кому нельзя. 3. Близкие аналоги - частично реверс-инжиниринг, частично ворованные исходники, частично собственное творчество. 4. Полные клоны на основе украденной технологии. 5. Никаких чипов вообще нет, только бумага и презентации.

А известно, как удалось этого достигнуть? Лицензировали технологию, или сделали "аналог, близкий к оригиналу"? Кроме регулярной структуры там еще немало аппаратных блоков: умножители, память, pci express, трансиверы, PLL. Вряд-ли их можно так просто клонировать.

И что, они реально клонировали 7-ю серию Xilinx? Не представляю, как это возможно, разве что утянули с завода всю топологию, тесты, и т.д. и т.п. Иначе как и чем гарантировать совместимость с Vivado и его спидфайлами? Или просто наносят новые надписи на крышки готовых микросхем, чем "выводят" их из-под лицензионного контроля?

Посмотреть можно, но смысла в этом не много. Если производитель готов вести переговоры о переводе интерфейса - это единственный правильный путь. Наверное, можно сделать (относительно корявый) перевод какой-то одной текущей версии прошивки, но как поддерживать ее обновления и т.д.?

Скорее всего этот файл нужно обновить в 15.x (может и 16.x подойдет), после чего обновленную версию можно будет открыть в 17.x.

https://www.pcblibraries.com/forum/fpx-2020-03-bga-step-pin-1-not-mirrored_topic2735_post11229.html#11229 Тут пишут, что 2021.01 должен был выйти 17 февраля. Релиз опять сорвался?

Лучше бы они переработали Orcad Capture - перевели его на что-нибудь быстрое и кроссплатформенное, чтобы можно было реализовать linux-версию. Вместо этого они прилепили к старичку какие-то жутко тормозные окошки на node js, которыми почти невозможно пользоваться. Новый редактор пинов - это просто ад. Скорость работы оркада при редактировании компонентов с несколькими десятками секций - абсолютно удручающая. Что мне нравится в альтиуме - это окно рендера схемы с хорошо видимыми сглаженными линиями и плавным масштабированием на 3D-рисовалке. Странно что в System Capture не стали так делать. Про оркад молчу - рендер не изменялся с 80-х годов прошлого века. Отдельно добавлю, что для меня на текущем этапе очень важным фактором является популярность формата схематика Orcad - наличие огромной массы реф дизайнов в этом формате. А также то, что формат моей схемы не вызовет недоумения, и эту схему смогут открыть и редактировать на самой непритязательной лицензии Cadence. С System Capture надеяться можно только на бесшовную интеграцию с форматами Orcad, чего в полном объеме пока не наблюдается.

Продано! Желаю успешного использования новому владельцу!

Да, есть такой новый редактор. Не уверен, пользуется ли им кто-нибудь. :) Существенный недостаток - Orcad Capture доступен начиная с самой дешевой лицензии, А System Capture есть только в дорогой лицензии Allegro. А т.к. от схемного редактора чересчур много магии не требуется, многие пользуются именно Orcad Capture, даже для схем под две сотни листов. Из-за большой популярности оркада, новый редактор развивается в строну совместимости с его библиотекам и его проектами. Эволюционно System Capture растет из древнего монстра Concept HDL и во многом несет в себе его жуткое хтоническое наследие. Абсолютно удивительно, что в комплекте поставки для System Capture нет ни примеров, ни хоть какого-то Quick Start. В комплекте обучающих курсов (Cadence LMS) все это есть. Но (на мой взгляд) для того, чтобы понять курсы по System Capture, придется дополнительно пройти курс по Concept HDL.

Проблема документации в том, что Cadence не занимаются широким маркетингом своего пакета - в том смысле, как этим занимается Altium. Нет широко распиаренных конференций, удобной и юзер-френдли документации. Напротив, многие годы документация и обучение старательно прятались в платных глубинах каденсовского саппорта. Если что-то появлялось для широкой аудитории - это обычно были пиар-семинары, сделанные силами мелких региональных продавцов. Сейчас ситуация немного исправляется, но близко ничего похожего на пиар Альтиума не происходит. В составе самого пакета идет хелп и справочники - куча html и pdf файлов с маловыразительными именами. Из-за сложности поиска объем этой документации мягко говоря недооценен. Но учиться по этим материалам сложно - эти именно справочники. Кроме этого, есть очень хорошие обучающие курсы. Включают в себя видео, презентации, подробные pdf-ки лабораторных работ. Раньше они держались за семью замками, теперь вроде доступны бесплатно всем зарегистрированным желающим (Cadence LMS). Это именно те доки, по которым можно понять принципы и методологию применения софта. Третье - подробное решение часто возникающих вопросов (Cadence RAK - Rapid Adaptation Kit). Типовой RAK представляет собой описание и решение (обычно с примером проекта) какой-то одной конкретной проблемы или определенного новшества. Доступны тем, у кого есть подписка на ресурсы саппорта.

Почти по теме: купил отечественный удлинитель, а там на PE и пайка, и скрутка:

Если считаете, что стоит выложить, то github.com - очень хорошее для этого место, особенно если в проекте есть программный код.

Разницы в цене на 10%-30% не достаточно, чтобы менять САПР и отказываться от всех вендоровских ядер (если они использовались). Эти же 10%-30% скидки даст Xilinx, при крупном проекте и нужной аргументации. У Lattice значительно слабее библиотека IP-ядер, многие бесплатные у Xilinx/Intel IP-ядра - платные. Но если присмотреться, видно что Lattice на территорию этих двух монстров и не лезут. А вот монстры - лезут на территорию Lattice со своими Spartan 7, MAX 10, и т.п. Пользовал мало (поднимал гиабитный Ethernet с внешним Phy). Проблем не было вообще, кроме слома привычного хода вещей (с готовыми ядрами - очень не очень). Плюс, пришлось изучать незнакомый софт (оказавшийся не таким уж и плохим). Разница в цене того стоила. Если бы ее не было - Spartan-7 был бы привычнее и удобнее стократ.

У Lattice своя ценовая ниша, вот и дешевые. Они могут быть похожи на Артиксы, но нельзя говорить, что "соответствуют". Кстати, среди всех Lattice похоже что именно ECP5 самые интересные в пересчете на емкость+возможности к цене. Есть еще мельче плисы, в том числе со встроенной конфигурационной памятью. Но удельно они получаются дороже.

Насколько я помню, настройки формата ASCII зависят от того када, куда нужно перетянуть. Если это Альтиум - нужно иметь одновременно Cadence и Altium, и запускать конверсию из визарда альтиума.

Собирайте вручную, но феном, и не будет никаких квестов.

В бытовом ноутбуке очень тонкая плата, по которой с обратной стороны постоянно бьют через клавиатуру. Из-за этого происходит отрыв падов под BGA. Underfill значительно (цифр у меня нет, и где посмотреть не знаю) увеличивает жесткость локального участка платы под BGA-чипом.

Так делают не для того, чтобы сделать ноут не подлежащим ремонту, а для того чтобы пропаивать процессор на нем не приходилось. Понятно, что на 100% такая мера не помогает, но надежность все-таки повышается.

Как минимум TRST зачем-то притянут вверх, а не вниз. Но вряд-ли это приводит к полной неработоспособности. Скорее снижает надежность штатной работы. Так же странно выглядит никуда не подтянутый DEVRST_N.

Объявление актуально

oshpark не полный аналог JLC. В чем-то лучше, в чем-то хуже. Напрмер на 4-слойных платах у них гораздо лучше материал, но хуже нормы. На двухслойках - дикий цвет маски. Зато есть гибко-жесткие платы. Но вот сроки у них совсем не такие и в возможность существенного выигрыша по срокам относительно каникул в JLC я лично не верю.

Вышло большое обновление в Hotfix 13: https://community.cadence.com/cadence_blogs_8/b/pcb/posts/cadenceorcadallegrohf013qir2

Спасибо! Какой диаметр отв. делали в тестовой плате под пайку такого держателя? Полагаю, если дать большой запас (как для пина обычного разъема) - будет болтаться и давать значительное отклонение от вертикали. При диаметре держателя 0,86мм финишный диаметр металлизированного отверстия должен быть впритык, т.е. 0,9мм или 0,95мм где-то? Или на практике это не очень важно?