Перейти к содержанию
    

andrew_b

Свой
  • Постов

    2 665
  • Зарегистрирован

  • Посещение

  • Победитель дней

    3

Весь контент andrew_b


  1. Чёйта как-то всё сложно. На данный момент имею ALT Linux p10. Всё, что сейчас работает, делалось в p7 aж в 2017 году. Компилировать ничего не пришлось. Надо было создать правило для udev и установть пакет fxload. Инфа бралась в частности отсюда: https://wiki.archlinux.org/title/Xilinx_ISE_WebPACK
  2. Это проблемы конкретной платы. На других всё хорошо.
  3. Здравствуйте. На нашей плате (плата рабочая, нужная функциональность обеспечивается) в max10 пытаюсь запустить AЦП в режиме измерения температуры. Сгенерировал IP-ядро Altera Modular ADC core в варианте ADC control core only. ADC sample rate 50 kHz, ADC input clock 2 MHz. Все каналы выключены, кроме TSD. Модуль подключен так: adc_tsd adc_tsd_inst ( .clock_clk (clk), .reset_sink_reset_n (reset_n), .adc_pll_clock_clk (pll_clk0), .adc_pll_locked_export (pll_locked), .command_valid (1'b1), .command_channel (TEMP_SENS_CHANNEL), // channel #17 .command_startofpacket (1'b1), .command_endofpacket (1'b1), .command_ready (), .response_valid (response_valid), .response_channel (response_channel), .response_data (response_data), .response_startofpacket (), .response_endofpacket () ); PLL выдаёт 2 МГц из 50, pll_locked в единице. Происходят странные вещи. Если Бластером залить pof, то max10 перезружается, плата стартует, но на выходе response_data значения, далёкие от реальности. Например, код, соответствующий температуре -27. От запуска к запуску это код может быть разным впоть до того, что выпадает из допустимых значений, привёдённых в таблице в UG, как бцдто температура меньше -40. Если же поверх этого Бластером залить sof, то после перезагрузки response_data показывает значения, похожие на правду. Если плата выключена, то после подачи питания max10 заружается, плата стартует, но не стартует АЦП. response_valid всегда в нуле, потому что FSM замирает в состоянии PWRDWN_DONE, потому что на выходе fiftyfivenm_adcblock.clk_dft постоянная 1. Как и предыдущем случае, если Бластером залить sof, то после перезагрузки response_data тоже показывает значения, похожие на правду. Такое чувство, что не хватает какой-то мелочи.
  4. Так пишут в Верилоге. В VHDL должно быть через attribute. Смотрите в мануале не синтезатор. И вставляйте код через специальный блок, для этого предназначенный.
  5. Это не проблема. Это у вас нужной лицензии нет.
  6. Соревноваться в оптимизации логических функций с синтезаторои бессмысленно. Он это сделает лучше вас. Пишите понятный человекочитаемый код.
  7. В Vivado есть шаблоны описания разных типов памяти.
  8. Никак. Констрейнами положение клока относительно данных (или данных относительно клока) выставить нельзя. Как работает set_output_delay, неоднократно тут обсуждалось. Воспользуйтесь поиском.
  9. Крайноз (от слова "крайний") головного мозга -- болезнь, проявляющаяся в использовании слова "крайний" вместо "последний". Крайнозники -- забавные существа, поржать над ними святое дело.
  10. Крайноз головного мозга это ржачно.
  11. Это что, если им можно, то нам и подавно? Меня вот ни разу не волнует, что и как в каких-то там бложиках. Я очень далёк от мысли, и там у них сплошные шедевры, а тут у нас сплошной отстой. Солнце не на западе встаёт, своя голова на плечах есть.
  12. Я так понимаю, журнал верстается по принципу "Не стреляйте в тапёра -- он играет как умеет". Статьи печатаются в так называемой "авторской редакции", то есть никакой вычитки не делается. Если у автора проблемы с пунктуацией, то и хрен бы с ней. Если автор не видит разницы между минусом, дефисом, коротким тире, длинным тире, то аналогично. Грустно.
  13. Так я же и говорю: скважность 2 по умолчанию. Зачем её дополнительно задавать?
  14. Только зачем? Вроде бы по умолчанию именно такой меандр и есть.
  15. $ tclsh % set a 1 1 % puts { $a $a } $a $a Ergo: внутри {} переменные не подставляются.
  16. Странный вопрос. Тем более странно задавать его здесь, а не в поисковике. http://www.libpng.org/ Ещё более странное утверждение. Что значит не признаёт? Любой просмотрщик картинок умеет его показывать.
  17. Во-первых, вы ошиблись подфорумом. Verilog не язык программирования. Вам сюда: https://electronix.ru/forum/forum/16-yazyki-proektirovaniya-na-plis-fpga/ Во-вторых, неужели вы думаете, что кто-то захочет разбирать вашу простыню кода, где нет ни единого комментария? Какие ошибки выдаёт синтезатор? http://citforum.ru/howto/smart-questions-ru.shtml
  18. std_logic_unsigned к IEEE отношения не имеет, это проприетарный пакет, см. копирайты в нём. То, что он живёт в IEEE, так исторически сложилось.
  19. Вроде бы Cadence не выпускает софт под Windows. Поэтому ведение документации в форматах Necrosoft Office вызывает недоумение. Почему бы не использовать Open/LibreOffice и его родные форматы odt и ods?
  20. А вы в курсе, что этого можно не делать? Makefile вообще лучше не трогать. Если он хорошо написан, то его поведение можно изменять извне. $ cat Makefile CC = gcc .PHONY: all all: @echo $(CC) $ make gcc $ make CC=gxx gxx
×
×
  • Создать...