Перейти к содержанию
Поиск
    

rloc

Модератор
 Профиль  Обзор контента

  • Постов

    3 197

  • Зарегистрирован

  • Победитель дней

    12

 Тип контента 

Сообщения, опубликованные rloc

  1. Опубликовано · Пожаловаться

    2) Задержка в SN74CBTD16211 0.25ns.

     

    Если нетрудно, ответьте на 2 вопроса:

    1) Почему не использовали sn74cb3t16211, как более современную и с жестким ограничением по напряжению? Интересно как вообще все работает если микросхема SN74CBTD16211 (VCC = 4.5-5.5В) у вас питается от 3.3В?

    2) Что помешало использовать FPGA из серии S3A/S3E?

  2. Опубликовано · Пожаловаться

    Попробовал сделать другой VCO - работает намного лучше!!!

    Это под вопросом. С чего Вы предположили, что уровень пульсаций можно использовать в качестве критерия качества работы генератора? Может просто изменилась крутизна характеристики управления ГУН'а. Сделайте в новом генераторе поменьше емкость C7. Если уровень пульсаций подрастет, то придется третий генератор делать?

  3. Опубликовано · Пожаловаться

    Частота пульсаций меняется?

    Есть подозрение на ЭМС (либо по питанию что-нибудь пролезает, либо генераторы плохо развязаны, либо сами что-то генерируют). На спектроанализаторе неплохо посмотреть.

  4. Опубликовано · Пожаловаться

    7. Хорошо бы просимулировать, но я только начал изучать Микрокап9 (может ли он помочь?), но пока еще рано для плодотворной работы. Прога классная, но быстро не "стартануть" :)

    Достаточно воспользоваться бесплатной программой ADIsimPLL

  5. Опубликовано · Пожаловаться

    Несколько сгладить пульсации удалось после "улучшения" фильтрации (увеличения R1 до 15к и R3 до 7к5). Но, ИМХО, это все искусственные меры.

    Это не пульсации, а типичное возбуждение цепи с обратной связью. Как Вы считаете RC-цепочку?

  6. Опубликовано · Пожаловаться

    Диапазон входного дифференциального сигнала +/-15В, выход соответственно ТТЛ совместимый лучше с ОК.

    Можете поставить простой аттенюатор из двух резисторов и конденсатора (как делают в щупах осциллографов) и сделать размах +/-2.5В (также можно сделать размах 0-5В).

    В принципе согласен однако и вариант с АЦП не проходит потому как наименьшее время преобразования подобных АЦП 2-2.5 мкС а период сигнала примерно 50-500мкС сами видите погрешность измерения составляет 0.5-3% тогда как заданая погрешностьизмерения частоты 0.2%...

    Если период сигнала становится меньше, Вы можете просто усреднять результат по нескольким измерениям.

  10. Опубликовано · Пожаловаться

    Поступаю в магистратуру. Никак не могу выбрать специализацию:

    1) разработка и производство СБИС + ПЛИС (язык VHDL) + Разработка печатных плат в САПР (Cadence)

    2) RF/Microwave design - проектирование электроники Радиочастотная электроника, Беспроводные коммуникации

    Присоединяюсь к ab1000

    По моему опыту, от магистратуры пользы никакой, кроме "корочек". Львиная доля знаний - самообразование. Мне никоим образом не помешал пункт 1 впоследствии заниматься пунктом 2. По зарплате примерно одинаково. Выбирайте то, что Вам по душе.

  12. Опубликовано · Пожаловаться

    Кстати, а почему CPLD исключается?

    Изначально нужно было создавать тему немного в другом разделе, тогда возможно и вопросов было меньше http://electronix.ru/forum/index.php?showforum=46

    Про CPLD почитайте тут http://electronix.ru/forum/index.php?showtopic=30472

     

    А дешевле $15 плисину никак нельзя? :)

    Можно рассмотреть еще вариант XC3S100E-4TQG144C (~11$) + XCF01SVO20C (~3$), по ресурсам немного симпатичнее получается.

  14. Опубликовано · Пожаловаться

    Мой вариант:

    1) Кристалл - Xilinx Spartan-3AN XC3S50AN-4TQG144C (~15$)

    2) PCI ядро - LogiCORE 32-bit Initiator/Target v3.1.164 (Master ~1/4 кристалла, Slave немного меньше)

    3) UCF file - UCF Generator for PCI/PCI-X v2.5

     

    Примечание: распиновку брать в соответствии с *.ucf файлом полученным в пункте 3.

  15. Опубликовано · Пожаловаться

    Проблемка с LSD Winstar WH1602-YYK-CTK-русифицированный, контроллер HD44780, ...

    Контроллер у них не совсем HD44780, а совместимый с оным, собственной разработки и очень часто с огромным количеством ошибок. Лет 5 назад "парился" c WH1602D-PML-CP, таких мучений никому больше не пожелаю, жутко глюкавый, совместим с HD44780 процентов на 80%. Если найду, выложу исходники написанные на С под MCS51.

    LSD - "правильно" Вы его назвали :beer:

  16. Опубликовано · Пожаловаться

    cic_fir

    Хорошее название :(

     

    Не знаю, на каком кристалле Вы будете делать, у Xilinx в последнем апдейте IP2 для ISE v9.2i есть готовый cic_compiler_v1_0. Можно воспользоваться им или просто посмотреть, как он сделан.

  18. Опубликовано · Пожаловаться

    Пришла плата, на ней КЗ, с помощью омметра выяснил, что кз под BGA микросхемой, отправили плату на рентген, рентген кз не выявил.

    Может я немного опоздал, хочется узнать в какой цепи было КЗ: в сигнальной или цепи питания/земли?

  19. Опубликовано · Пожаловаться

    Ну 4.5 можно пока отбросить. И в любом случае в усройство пойдет только одна частота - или 1 или 4.5.

    С операционником вопрос. Это по-идее анти-алтиасинговый фильтр. Стоит между квадратурным демодулятором и АЦП.

    Про шумы активных фильтров надеюсь Вы помните? Сколько разрядов у АЦП?

  20. Опубликовано · Пожаловаться

    Просто для справки. В Квартусе 7.2 выдает ошибку

    Error (10394): VHDL error at test.vhd(20): left bound of range must be a constant

    на строчку

    q <= int_rd_state(DATA_WIDTH*(int_rd_en_ind+1)-1 downto DATA_WIDTH*int_rd_en_ind);

    Квартус не прав, по стандарту '93 допустимо.

  21. Опубликовано · Пожаловаться

    Т.е. Вы хотите сказать, что если дать низший приоритет, то xst будет работать быстрее?

    Не работать будет быстрее, а Windows не будет тормозить, "бедняга" не успевает даже отображать результаты, 100% ресурсов xst отдается.

  22. Опубликовано · Пожаловаться

    Возникает вопрос насколько сложна будет трассировка данного участка и имеет ли смысл ставить к примеру АЦП с параллельным выходом.

    Ничего сложного нет, и на вдвое больших частотах работали. Разводить нужно на внутренних слоях, трассы желательно делать одинаковыми по длине с высокой точностью.

  23. Опубликовано · Пожаловаться

    Есть сигнал : постоянный ток, фон 0,001pA, ток может возрастать до 10mA. Все что нужно сделать - это оцифровать этот сигнал как можно с большей точностью.

    Не слабый динамический диапазон :07: Подумайте над его сужением.

    Когда нужен большой динамический диапазон, то как правило делают по следующей схеме: логарифмический усилитель + АЦП (сигма-дельта).

    В качестве логарифмического усилителя можете посмотреть AD8304 160 dB Logarithmic Amplifier with Photo-Diode Interface

  24. Опубликовано · Пожаловаться

    Xilinx XST (ISE 9.2) тормозит при запуске синтеза.

    С кодом тормоза не связаны. Нужно ставить самый низкий приоритет xst.exe Вручную, через Диспетчер задач получается, а как сделать постоянно не знаю.

  25. Опубликовано · Пожаловаться

    Скомпилировал такой код:

     

    library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity test is
  generic(
    DATA_WIDTH : integer := 8
  );
  port(
    clk       : in  std_logic;
    q         : out std_logic_vector(DATA_WIDTH-1 downto 0)
  );
end test;

architecture test_arch of test is
  signal int_rd_state: std_logic_vector(DATA_WIDTH*2-1 downto 0) := (others => '0');
  signal int_rd_en_ind: integer;
begin
  int_rd_en_ind <= 1;
  q <= int_rd_state(DATA_WIDTH*(int_rd_en_ind+1)-1 downto DATA_WIDTH*int_rd_en_ind);
end test_arch;

     

    Никаких ошибок и варнингов (Precision Synthesis 2006a.112).

×
×
  • Создать...