Jump to content

    

des00

Модераторы
  • Content Count

    7844
  • Joined

  • Last visited

Community Reputation

0 Обычный

About des00

  • Rank
    Вечный ламер
  • Birthday 01/14/1980

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Томск

Recent Profile Visitors

27741 profile views
  1. Понятно. Нет, эта фича только SV. В классическом V этого не было. А в виваде, грани между языками стерты, как и в квартусе :(
  2. посмотрел IEEE Std 1364-2001 и IEEE Std 1364-2005. Ткните носом где это допускается в стандарте на верилог?
  3. там можно передать в макрос символьное значение, с помощью ``var``, но это будет именно символ. Например так `define assign_reg(idx,y) assign var_a[idx] = var``y`` assign_reg(0, 13); // результат применения assign var_a[0] = var13; // но перечисляемое не работает generate for (int i = 0; i < 13; i++) ....assign_reg(i, i % 13); .... // результат assign var_a[0] = vari%13; .... assign var_a[13] = vari%13; Передать перечисляемое в цикле значение у меня не получилось. но руками набить можно)
  4. начальное присвоение, как в коде у ТС, все равно руками Я в SV пробовал, у меня тоже не оплучилось :(
  5. в 2008 ом году именно так и было, на сайте был выложен документ, как правильно читать Xilinx на языках славянской группы. ЕМНИП там были Россия и страны бывшего соцлагеря. Но где этот документ сейчас, я не знаю)
  6. FEC LDPC

    Благодарю). Я пока ушел в быстрые турбо и гибкие LDPC (как раз прям сейчас пилю корку 5G LDPC). На полярных кодах остановился на проблемах реализации стекового декодирования и достижения высоких скоростей кодирования на длинных кодах (подбор замороженных бит, для достижения высоких скоростей обработки). Но когда буду готов, планирую вернуться к ним)
  7. У Сергея в коде инверсия на DDR регистре(посмотрите назначение h/l), это более хорошее решение, если DDR регистры в проекте есть вы как раз это и сделали)
  8. Хорошо. Понял. Разделю темы и перенесу в интерфейсы, в течении дня. Оповещение об этом оставлю в этой теме.
  9. В вопросе обозначен Verilog, чистый. в нем нет двумерных упакованных массивов. Только память - массив векторов и то, не для передачи через порты ввода/вывода. За сим, в контексте поставленного вопроса, в чистом верилоге задача не решается.
  10. правило 3.1. Эта ветка давно уже нарушает данное правило, но информация, бесспорно полезная, поэтому, дабы сделать ее доступной большему количеству пользователей и не потерять в массе других предложений о работе, логично разделить ветки обсуждения технологий и реализаций от ветки "предлагаю работу". Более того, в подфоруме "предлагаю работу", администратором Nixon, еще в 2007 году установлены дополнительные правила, который накладывают ограничения поверх основных правил форума, о чем в разделе 4.1 правил есть дополнительное упоминание.
  11. тема уж очень далеко ушла от Предлгагаю работу. Напрашивается перенос ее части, в соответствующий раздел форума. Какой именно раздел форума наиболее близок к обсуждаемым вопросам? Модератор.
  12. описанное в вопросе, не совсем обфускация. Вроде уже появились обычные обфускаторы, прогоните весь ваш код через них, не трогая только обертку верхнего уровня. Тем кому передадите, смогут свободно моделировать, применять, использовать в разных семействах плис, но разобраться как работает ваш код и внести изменения не получится)
  13. FEC LDPC

    да, там процедура кодирования систематических бит описана как присвоение выходных битов кодера входным систематическим битам, с тем самым смещением. А вычисление проверочных бит, идет по всем битам) Вообще занятная техника. Система всегда работает с ошибкой в данных, исправляемой но ошибкой)
  14. сделайте нормальный DDS. 1/4 синуса в таблицу 4к-16к точек, 14-16 бит фазы, 14-16 блочков памяти и все у вас будет.
  15. FEC LDPC

    почему? нулевые метрики туда подать и все. Будет как в статье про турбокоды, 6% систематических бит для RV0 просто выбрасываются) а ведь именно RV0 идет первым, значит ему не нужно для декодирования эта часть бит)