В форуме 3 324 темы

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   clocking block в SystemVerilog

   PAB
   • 3 ответа
   • 1 027 просмотров
   • 9 апреля, 2008
   • Посл. сообщение: Evil_Archer
3. 

   combinatorial loops

   Mad_kvmg
   • 14 ответов
   • 1 140 просмотров
   • 5 марта, 2009
   • Посл. сообщение: SM
4. 

   COMP96_0077: Undefined type of expression. Expected type 'STD_ULOGIC'.

   Satansoft
   • 11 ответов
   • 2 396 просмотров
   • 5 ноября, 2014
   • Посл. сообщение: sallador
5. 

   component внутри рабочей entity

   evgforum
   • 10 ответов
   • 979 просмотров
   • 22 июля, 2005
   • Посл. сообщение: evgforum
6. 

   constraints editor 1 2

   zxazx
   • 17 ответов
   • 1 839 просмотров
   • 5 сентября, 2006
   • Посл. сообщение: 3.14
7. 

   CORDIC

   Cosworth
   • 4 ответа
   • 931 просмотр
   • 3 октября, 2012
   • Посл. сообщение: sazh
8. 

   CORDIC atan (verilog)

   onizuka
   • 1 ответ
   • 1 167 просмотров
   • 9 марта, 2008
   • Посл. сообщение: onizuka
9. 

   core for PCI Express to I2C, SPI and UART

   Sert
   • 10 ответов
   • 2 830 просмотров
   • 27 января, 2017
   • Посл. сообщение: Sert
10. 

    Core generator

    APT451
    • 2 ответа
    • 634 просмотра
    • 10 июля, 2009
    • Посл. сообщение: APT451
11. 

    COUNTER

    APT451
    • 13 ответов
    • 1 541 просмотр
    • 29 июня, 2010
    • Посл. сообщение: Arranje
12. 

    COUNTER 1 2

    APT451
    • 29 ответов
    • 2 252 просмотра
    • 26 мая, 2010
    • Посл. сообщение: andrew_b
13. 

    Coverage последовательных транзакций

    johan
    • 3 ответа
    • 698 просмотров
    • 9 августа, 2015
    • Посл. сообщение: johan
14. 

    CPLD работает а FPGA нет 1 2

    Golikov
    • 22 ответа
    • 1 660 просмотров
    • 24 марта, 2006
    • Посл. сообщение: StewartLittle
15. 

    CRC код

    go2winner
    • 11 ответов
    • 2 523 просмотра
    • 1 марта, 2016
    • Посл. сообщение: bogaev_roman
16. 

    Creating Assertion-Based IP

    Gate
    • 3 ответа
    • 1 565 просмотров
    • 7 марта, 2008
    • Посл. сообщение: CaPpuCcino
17. Cyclone III ddio_out (DDR)

    Тема была перемещена в форум Работаем с ПЛИС, области применения, выбор

18. 

    Cyclone III, констрейны

    alex1985
    • 14 ответов
    • 3 382 просмотра
    • 5 августа, 2018
    • Посл. сообщение: alex1985
19. 

    Cypress CY7C68013A VHDL module

    _Sergei_123
    • 9 ответов
    • 1 701 просмотр
    • 13 декабря, 2008
    • Посл. сообщение: -=HermiT=-
20. 

    Cимуляция с VHDL моделями памяти

    VitalyM4
    • 5 ответов
    • 908 просмотров
    • 15 сентября, 2006
    • Посл. сообщение: peter-buganov
21. 

    Cинтез verilog и vhdl

    RobFPGA
    • 8 ответов
    • 1 362 просмотра
    • 1 марта, 2006
    • Посл. сообщение: k2i
22. 

    Cинтез с помощью XST Block RAM

    Very_hard
    • 5 ответов
    • 877 просмотров
    • 19 октября, 2006
    • Посл. сообщение: Doka
23. 

    Cтранная запись и компилятор не понимает 1 2

    addi II
    • 20 ответов
    • 1 158 просмотров
    • 9 ноября, 2023
    • Посл. сообщение: addi II
24. 

    D триггер с DE (VHDL)

    Volkov
    • 8 ответов
    • 1 518 просмотров
    • 21 апреля, 2009
    • Посл. сообщение: Sefo
25. 

    DCM

    andreichk
    • 5 ответов
    • 774 просмотра
    • 24 декабря, 2012
    • Посл. сообщение: balakhonoff
26. 

    DCM (120 -> 100, 200)

    tonloon
    • 6 ответов
    • 506 просмотров
    • 27 мая, 2010
    • Посл. сообщение: bogaev_roman