[VitalyM4 0]

На сайте cypress.com лежат модели памяти, как отсимулировать проект, в который включена модель?? Включать ее в проект и давать директиву не синтезировать или втыкать в тестбенч??? Можно ли ее увидеть в RTL как несинтетабельный макрос в проекте?????

[Gate 0]

При верификации на самом верхнем уровне иерархии у Вас существует модуль без портов, внутри которого к модулю вашего дизайна подключены а)память, б)генератор тестовых воздействий, с)что-то еще нужное. Если модуль Вашего дизайна - rtl описание (без времянок), то вы будете верифицировать кед, если с временами после P&R - то будете верифицировать все полностью.

[VitalyM4 0]

При верификации на самом верхнем уровне иерархии у Вас существует модуль без портов, внутри которого к модулю вашего дизайна подключены а)память, б)генератор тестовых воздействий, с)что-то еще нужное. Если модуль Вашего дизайна - rtl описание (без времянок), то вы будете верифицировать кед, если с временами после P&R - то будете верифицировать все полностью.

 

Память с времянками. Времянки задаются как generic. То есть я память должен включать на самый верхний уровень иерархии?? А директивы компилятору на синтез?? Без них ни о каком P&R не может идти речи в памяти несинтетабельне конструкции.

 

Гранте за помошь!

[Gate 0]

Память с времянками. Времянки задаются как generic. То есть я память должен включать на самый верхний уровень иерархии?? А директивы компилятору на синтез?? Без них ни о каком P&R не может идти речи в памяти несинтетабельне конструкции.

Насколько я понял, у Вас есть fpga (c Вашим дизайном) к которой подключена на плате микросхема сайпресовской памяти. В этом случае модель памяти находится вне Вашего дизайна, и синтезировать ее не надо. Синтезатору Вы должны задать только input/output constraints, чтобы выполнить временные соотношения для портов, соединенных с памятью.

Иерархия же подключения модулей при верификации должна соответствовать печатной плате.

[VitalyM4 0]

Да, Вы все правильно поняли. Я включил внешнюю память в проект указав синетзатору ее не синтезировать.Проект синтезится в FPGA. Вопрос: после синтеза я смогу ее отсимулировать??? На уровне бихевиорал естественно все идет без проблем.

[peter-buganov 0]

да сможете.

соберете в симуляторе связку: отсинтезированный модуль - поведенческий модуль памяти. дальше запустите симуляцию и будете изучать ее результаты.

если есть необходимость, то можете запустить временную симуляцию, те с учетом всех задержек в плис, для этого просто укажете симулятору, что для такого-то модуля использовать такой-то файл задержек (sdf файл)

сам я эту модель памяти не видел, но делал тоже самое смоделькой ддр памяти от микрона. думаю, что никакой принципиальной разницы между моей и вашей задачами нет.