3,356 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Двунаправленные сигналы в VERILOG. 1 2

   VitalyM4
   • 22 replies
   • 8,260 views
   • September 3, 2013
   • Посл. сообщение: xvr
3. 

   Онлайновый tool для генерации CRC,Scrambler,LFSR Counter на Verilog/VHDL 1 2

   OutputLogic
   • 20 replies
   • 8,223 views
   • September 6, 2014
   • Посл. сообщение: Aleksei_Rostov
4. 

   Verilog или готовьтесь к выстрелу в ногу 1 2 3 4

   Inanity
   • 50 replies
   • 8,170 views
   • May 17, 2016
   • Посл. сообщение: ConstHw
5. 

   Вопрос по VHDL 1 2 3

   jenya7
   • 40 replies
   • 8,168 views
   • June 12, 2017
   • Посл. сообщение: Flip-fl0p
6. 

   Сортировка на плис 1 2 3 4

   bognev
   • 55 replies
   • 8,151 views
   • November 17, 2015
   • Посл. сообщение: Maverick_
7. 

   Устройство мигания светодиодов (VHDL) 1 2 3

   lyzifer
   • 41 replies
   • 8,109 views
   • July 19, 2017
   • Посл. сообщение: Tausinov
8. 

   Модуль с произвольным числом портов произвольной ширины на верилоге 1 2 3 4

   ilkz
   • 48 replies
   • 7,977 views
   • October 15, 2015
   • Посл. сообщение: Golikov
9. 

   Verilog. объединить 2 модуля 1 2

   troll80
   • 20 replies
   • 7,936 views
   • February 19, 2010
   • Посл. сообщение: ViKo
10. 

    Последовательные и параллельные операции Verilog 1 2 3 4 5

    woofer46
    • 67 replies
    • 7,753 views
    • January 7, 2022
    • Посл. сообщение: des00
11. 

    Verilog vs VHDL 1 2

    Adlex
    • 26 replies
    • 7,664 views
    • October 5, 2005
    • Посл. сообщение: Pechkin
12. 

    два делителя частоты verilog

    daria85
    • 12 replies
    • 7,635 views
    • April 22, 2013
    • Посл. сообщение: Strob
13. 

    Не работает схема верхнего уровня 1 2 3 4 6

    npu3pak13
    • 76 replies
    • 7,582 views
    • May 24, 2018
    • Посл. сообщение: andrew_b
14. 

    SystemVerilog для не-начинающих 1 2 3 4 5

    Mad_kvmg
    • 60 replies
    • 7,568 views
    • October 20, 2019
    • Посл. сообщение: StewartLittle
15. 

    Инициализация регистров в Verilog 1 2

    Itch
    • 19 replies
    • 7,551 views
    • February 26, 2009
    • Посл. сообщение: Intekus
16. 

    Реверсировать порядок бит 1 2 3

    zxazx
    • 37 replies
    • 7,548 views
    • February 16, 2007
    • Посл. сообщение: Andrei_B
17. 

    Verilog SPI slave, асинхронный 1 2

    yaghtn
    • 15 replies
    • 7,527 views
    • June 29, 2015
    • Посл. сообщение: yaghtn
18. 

    многомерные массивы в verilog 1 2

    griha-leha
    • 20 replies
    • 7,493 views
    • August 10, 2010
    • Посл. сообщение: des00
19. 

    В чем могут быть причины разной работы схемы 1 2 3 4

    alman
    • 59 replies
    • 7,456 views
    • April 25, 2014
    • Посл. сообщение: alman
20. 

    редакторы кода типа vim, emacs для написания rtl 1 2 3 4 5

    _Ivan_
    • 62 replies
    • 7,450 views
    • July 30, 2015
    • Посл. сообщение: yogggoy
21. 

    АЦП-реализация на ПЛИС 1 2

    Ensider
    • 28 replies
    • 7,405 views
    • June 12, 2017
    • Посл. сообщение: iosifk
22. 

    массив констант 1 2 3

    torik
    • 34 replies
    • 7,404 views
    • July 31, 2007
    • Посл. сообщение: andrew_b
23. 

    Реализация КИХ фильтра VHDL 1 2 3

    acvarif
    • 34 replies
    • 7,373 views
    • July 30, 2012
    • Посл. сообщение: kuchynski
24. 

    Вычисление десятичного логарифма на ПЛИС 1 2

    soldat_shveyk
    • 22 replies
    • 7,160 views
    • July 16, 2015
    • Посл. сообщение: des00
25. 

    SystemC или VHDL и Verilog 1 2 3

    Enabled
    • 34 replies
    • 7,052 views
    • January 19, 2005
    • Посл. сообщение: yes
26. 

    Парсер языка Verilog 1 2 3

    Fitc
    • 33 replies
    • 7,037 views
    • May 18, 2018
    • Посл. сообщение: MaratZuev