Здравствуйте.
Хочу реализовать на Verilog два делителя частоты: один делит входную частоту кварца с 50МГц до 2МГц, а второй - соответственно частоту 2Мгц до 0,5МГц. При этом выходы с обоих делителей должны на разные ноги плис назначаться.
Языку только учусь, непонятно как реализовывать назначение выхода первого делителя на вход clk второго и как выход одного счетного триггера назначать тактовыму входу следующего триггера.. подскажите, пожалуйста
module clock_divdivider (clk, data1, data2, out1, out2, pin_sh, pin_clk);
parameter N=5;
parameter M=3;
input clk; // такт кварца
input [N-1:0] data1; //входы 1-го делителя
input [M-1:0] data2; //входы 2-го делителя
output [N-1:0] out1; //выходы 1-го делителя
output [M-1:0] out2; //выходы второго делителя
output pin_sh; // вывод с 1-го делителя
output pin_clk; //вывод со 2-го делителя
reg [N-1:0] out1;
reg [M-1:0] out2;
always @(posedge clk)
begin
data1=~out1;
out1=clk;
end
always @(posedge out1)
begin
data2=~out2;
out2=out1;
end
assign pin_sh=out1;
assign pin_clk=out2;
endmodule
//------top_module----
module top_divider (
input clk,
output [0:0] pin1,
output [0:0] pin2
);
clock_divider count (.clk(clk), .pin_clk(pin2[0]), .pin_sh(pin1[0]));
endmodule
