[KalashKS 0]

У меня ваш код промоделировался так, как должен. Посмотрите внутрь блока DFF4. Может у вас по какой-то причине сигналы в него не заходят.

[npu3pak13 0]

У меня ваш код промоделировался так, как должен. Посмотрите внутрь блока DFF4. Может у вас по какой-то причине сигналы в него не заходят.

 

Хорошо, а я не вижу где в этом десятке строк кода теряется сигнал.

 

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity DFF4 is
     port(
         D0,D1,D2,D3 : in STD_LOGIC;
         CLK : in STD_LOGIC;
         RS0,RS1,RS2,RS3 : in STD_LOGIC;
         Q0,Q1,Q2,Q3 : out STD_LOGIC := '0'
           );
end DFF4;

architecture RTL of DFF4 is
begin
    
process( CLK,RS0,RS1,RS2,RS3 )
   begin  
              
     if ( RS0='1') then    Q0 <= '0';
     elsif ( rising_edge (CLK)) then Q0 <= D0;
     end if;    
     
     if ( RS1='1') then    Q1 <= '0';
     elsif ( rising_edge (CLK)) then Q1 <= D1;
     end if;    
      
     if ( RS2='1') then    Q2 <= '0';
     elsif ( rising_edge (CLK)) then Q2 <= D2;
     end if;    
     
     if ( RS3='1') then    Q3 <= '0';
     elsif ( rising_edge (CLK) ) then Q3 <= D3;
     end if;    
    end process;    
end architecture;

[KalashKS 0]

Вытащите эти сигналы и порты на временную диаграмму. Там видно будет. Код пока можно считать нормальным.

Изменено 11 мая, 2018 пользователем KalashKS

[npu3pak13 0]

Вытащите эти сигналы и порты на временную диаграмму. Там видно будет. Код пока можно считать нормальным.

В смысле? всё что можно - выводится

[KalashKS 0]

В Альдеке можно выводить не только сигналы верхнего уровня, но и любого уровня иерархии. Обычно иерархическое дерево после запуска моделирования находится слева от временной диаграммы на месте списка файлов. В вашем случае интересно, что происходит внутри модуля U1. Ткните в него и вытащите все внутренние сигналы.

[npu3pak13 0]

В Альдеке можно выводить не только сигналы верхнего уровня, но и любого уровня иерархии. Обычно иерархическое дерево после запуска моделирования находится слева от временной диаграммы на месте списка файлов. В вашем случае интересно, что происходит внутри модуля U1. Ткните в него и вытащите все внутренние сигналы.

 

???

[KalashKS 0]

Это несколько сбивает с толку. У вас вашего DFF4 в иерархии нет вообще, как будто его нет в коде. Даже если он не подцепился, в иерархии должен присутствовать модуль U1 хотя бы в сером цвете. Изучите лог компиляции и моделирования на предмет варнингов. А так, как есть, получается, что DFF4 отсутствует, а QT0...QT1 драйвятся дефолтными нулями из объявления и никогда не меняются.

То, что раньше при моделировании у вас были иксы, говорит о том, что вы что-то сломали.

Изменено 11 мая, 2018 пользователем KalashKS

[npu3pak13 0]

Это несколько сбивает с толку. У вас вашего DFF4 в иерархии нет вообще, как будто его нет в коде. Даже если он не подцепился, в иерархии должен присутствовать модуль U1 хотя бы в сером цвете. Изучите лог компиляции и моделирования на предмет варнингов. А так, как есть, получается, что DFF4 отсутствует, а QT0...QT1 драйвятся дефолтными нулями из объявления и никогда не меняются.

То, что раньше при моделировании у вас были иксы, говорит о том, что вы что-то сломали.

У меня х не было, было неопределённые значения.

А может повлиять версия симуляции, я задавал как квартус 9.1??

[KalashKS 0]

У меня х не было, было неопределённые значения.

Было. На первой странице в последнем посте.

 

А может повлиять версия симуляции, я задавал как квартус 9.1??

Теоретически, может быть всякое. Только при чем здусь квартус, если вы в альдеке моделируете? И что значит "задавал"? Если что я моделировал в Active-HDL 10.3.

Изменено 14 мая, 2018 пользователем KalashKS

[Flip-fl0p 4]

Создайте проект заново.

Настройки установите по-умолчанию.

Тут явно косяк в настройках. Код то рабочий, что не я один подтвердил.

 

[npu3pak13 0]

Было. На первой странице в последнем посте.

 

Теоретически, может быть всякое. Только при чем здусь квартус, если вы в альдеке моделируете? И что значит "задавал"? Если что я моделировал в Active-HDL 10.3.

 

При формировании воркспейса можно выбрать симуляцию под конкретное семейство микросхем. там можно выбрать и моделирование под конкретную версию ПО

 

Создал новый проект с настройками по умолчанию для версии 10.1.3088 - то же самое ((

может вложение как-то не так делаю?

 

 

 

[KalashKS 0]

Логи компиляции и запуска моделирования смотрели?

[npu3pak13 0]

Логи компиляции и запуска моделирования смотрели?

 

Ошибок нет

Есть вот такая запись:

Warning: DAGGEN_0523: The source is compiled without the -dbg switch. Line breakpoints and assertion debug will not be available.

[KalashKS 0]

Тогда у меня больше нет вариантов. Хотя, покажите еще окно Stimulators для ваших портов.

Изменено 14 мая, 2018 пользователем KalashKS

[npu3pak13 0]

Тогда у меня больше нет вариантов. Хотя, покажите еще окно Stimulators для ваших портов.