[Rodavion 0]

Подходов не один, а много. Примерчиков тоже много. Но они все рабочие и связаны конфиденциальностью.

Специально делать-- нет ни сил, ни желания. Так как там ничего интересного нет. Все как обычно.

Ясненко, значит за виртуальный beer знаниями делится НЕТ желания. Тогда предлагаю вам провести семинар по проектированию ПП с использованием balanced T-line topology for DDR2 designs и "fly-by" interface topology for DDR3 в пакете АД в Санкт-Петербурге, в мае-июне (потом все по отпускам разбегутся). Там вы также сможете осветить все ваше разнообразие подходов. Желающих, как я предполагаю, соберется достаточно. Тогда и beer будет реальный :beer: и видами Северной столицы в белые ночи полюбоваться можно.

[Uladzimir 68]

Ясненко, значит за виртуальный beer знаниями делится НЕТ желания.

Ответ не верный. Ясли судить по число моих ответов.

Вопрос в другом. Если ответ занимает 5 минут--- это делается без ущерба основной работе.

Если требуется затраты времени для подготовки или формирования ответа боле полчаса-- извиняйте--- это в ущерб основной работе.

Тратить личное время--- иногда находит, но это так, по настроению.

Тогда предлагаю вам провести семинар по проектированию ПП с использованием balanced T-line topology for DDR2 designs и "fly-by" interface topology for DDR3 в пакете АД в Санкт-Петербурге, в мае-июне (потом все по отпускам разбегутся). Там вы также сможете осветить все ваше разнообразие подходов. Желающих, как я предполагаю, соберется достаточно. Тогда и beer будет реальный :beer: и видами Северной столицы в белые ночи полюбоваться можно.

Может быть. Но к тому моменту я уже исчерпаю лимит дней за свой счет. Бросать работу ради семинара? Тогда нужно только таким и заниматься.

в общем если бы я оставался в университете-- наверное можно было, тем более в Ленинграде я провел, в свое время, много чудесных дней в том числе с белыми ночами.

В общем вопросов много. Осенью мне предлагали в Ленинград--- не смог. Очень загрузка большая

[Rodavion 0]

Вопрос в другом. Если ответ занимает 5 минут--- это делается без ущерба основной работе.

Если требуется затраты времени для подготовки или формирования ответа боле полчаса-- извиняйте--- это в ущерб основной работе.

Да я понимаю, что в двух словах не объяснить, разводка DDR на данный момент наиболее сложная задача. Но я уже понял из образца, скачанного с JEDEC, ЧТО означает "грамотный подход"

Может быть. Но к тому моменту я уже исчерпаю лимит дней за свой счет. Бросать работу ради семинара? Тогда нужно только таким и заниматься.

в общем если бы я оставался в университете-- наверное можно было, тем более в Ленинграде я провел, в свое время, много чудесных дней в том числе с белыми ночами.

В общем вопросов много. Осенью мне предлагали в Ленинград--- не смог. Очень загрузка большая

На ваш семинар на три дня в Москву меня точно не отпустят, а вот ежели он будет в Питере, то наверняка. Может, как нибудь выкроите время, в Питере при ЛЭТИ открылся официиальный учебный центр по Альтиуму, осенью 12-го на конференции по САПР об этом сообщили. Так что площадка есть, да и желающих будет предостаточно. Там самый главный специалист В. Суходольский, он также написал книгу по Альтиуму, правда, она не пользуется такой же популярностью, как учебник Сабунина.

И как мне кажется, п. 5 вашего УЧЕБНОГО ПЛАНА КУРСА «Работа с пакетом САПР Altium Designer. Проекты многослойных высокочастотных печатных плат повышенной плотности», второй уровень нужно уделить больше часов и внимания.

[Uladzimir 68]

И как мне кажется, п. 5 вашего УЧЕБНОГО ПЛАНА КУРСА «Работа с пакетом САПР Altium Designer. Проекты многослойных высокочастотных печатных плат повышенной плотности», второй уровень нужно уделить больше часов и внимания.

В общем да. Но с учетом компов что в классе, и то что они не родные для слушателей-- вполне достаточно.

больше-- это уже углубление в частные вопросы проектов пользователей. А то , что интересно и нужно одному--- других не затрагивает

[Rodavion 0]

В общем да. Но с учетом компов что в классе, и то что они не родные для слушателей-- вполне достаточно.

больше-- это уже углубление в частные вопросы проектов пользователей. А то , что интересно и нужно одному--- других не затрагивает

Вам виднее, вы преподаватель. А что комп не родной - так это не важно. На мой взгляд, для начала нужно теоретически объяснить, ЧТО нужно сделать, а потом на примере показать КАК. Я очень много времени потратил на изучение стандартов JEDEC и даташитов Микрона, пока понял, ЧТО надо делать. А учитывая то, что они на английском, было еще тяжелее. Сейчас мне очень помог образец с JEDEC, ну а дольше - дело техники и времени. Очень надеюсь, что начальство останется довольно, "погладит по голове и даст конфету"

[Uladzimir 68]

"погладит по голове и даст конфету"

как правило, на первое у начальство хватает, на второе, жаба душит

[Rodavion 0]

как правило, на первое у начальство хватает, на второе, жаба душит

Это точно Пускай хотя бы комп обновит, а то пока только на видеокарту расщедрилось, и то со "скрипом" , а когда я про комп заикнулся, то было так - :maniac:

[gia1965 0]

Народ поскажите. при работе в PCB Filter запрос isconnection должно показывать соединенные цепи на данном слое или нет?. И еще - как я понял запрос IsRule_Clearance должно высвечивать объекты с нарушениями зазора. Но этого не происходит. Что делаю не так? Где это описывается? В help больно скудно. Спасибо

[Uladzimir 68]

Народ поскажите. при работе в PCB Filter запрос isconnection должно показывать соединенные цепи на данном слое или нет?. И еще - как я понял запрос IsRule_Clearance должно высвечивать объекты с нарушениями зазора. Но этого не происходит. Что делаю не так? Где это описывается? В help больно скудно. Спасибо

Панель Pcb Rult and Violation все это и делает. Зачем самому копья с правилами ломать

[gia1965 0]

Панель Pcb Rult and Violation все это и делает. Зачем самому копья с правилами ломать

Спасибо за ответ, но все эти ухищрения я применяю для того что-бы выделить во внутренних слоях неподключенные контактные площадки переходных отверстий, для последующего их редактирования или удаления. Их много (более 5000шт) и в ручную никак. Altium при передаче в гербер их умеет определять и позволяет их удалить. Как то он их выявляет, - значит можно их выделить и по запросу, но как? Мне надо их удалить именно в PCB. Ранее я задавал вопрос, но ответы не совсем корректные. И скрипт на который ссылался народ делает не то совсем. Думал что это реализуемо например через запросы проверки правил. Типа задать clearance между Via и Wire например < 0.0001 , выделить эти Via (а это будут Via c подключенными дорожками) А затем инвертировать выделения. Таким образом получим выделения Via с неподключенными дорожками на данном слое). Но как грамотно все это задать не врубаюсь.

 

И еще вопрос. Как выделить конкретные объекты с нарушениями. Запустил правило Clearance , отметились зеленым цветом via и wire с ошибками. Запускаю в Filter PCB запрос " isvia and IsRule_Clearance= false" . Ничего не происходит. Пробую разные комбинации. или ничего не выделяется или выделяется все на плате.

[Rodavion 0]

Уважаемые коллеги, подскажите ПЛИЗ какое правило занимается ТАКИМИ - см. рис. проверками? А то я чуть эту ошибку не прошляпил, начальство было бы в страшном гневе :maniac:

[k918 0]

Уважаемые коллеги, подскажите ПЛИЗ какое правило занимается ТАКИМИ - см. рис. проверками? А то я чуть эту ошибку не прошляпил, начальство было бы в страшном гневе :maniac:

добрый день.

Тотже Width, только надо выбрать "Check Min/Max Width for Physicaly....."

Картинку прикрепил.

По времени значительно дольше проверка идёт. Запускаю уже в самом конце.

[k918 0]

....

 

И еще вопрос. Как выделить конкретные объекты с нарушениями. Запустил правило Clearance , отметились зеленым цветом via и wire с ошибками. Запускаю в Filter PCB запрос " isvia and IsRule_Clearance= false" . Ничего не происходит. Пробую разные комбинации. или ничего не выделяется или выделяется все на плате.

добрый день.

Если я правильно понял что нужно, то ниже поясняющая картинка. Двойной щелчок по нарушению, потом в появившемся окне кнопка jump, и увеличивается место где произошло нарушение.

[Rodavion 0]

добрый день.

Тотже Width, только надо выбрать "Check Min/Max Width for Physicaly....."

nord85, СПАСИБО, больше таких ошибок на плате нет ! При разработке платы приходилось для выравнивания длин проводников постоянно перемещать выделенные сегменты, а потом сращивать цепь, и поэтому ТАКАЯ проверка мне была необходима! Из-за такого вот "прокола" СУПЕР дорогостоящая плата пошла бы в корзину, так восстановить связь навесным проводником было бы невозможно - это плата с сбалансированным Т-образным соединением. :beer:

[mkshome 0]

Кто напишет правило, для проверки зазора между трассой, принадлежащей 1 цепи

Можно поробовать разрешить КЗ ALL-ALL (это исключит соседние объекты одной цепи)

и задать расстояние:

isrtack or isarc

only same net = ХХХ

isrtack or isarc

Тогда, после проверки, видно много нового и интересного.