[des00 25]

есть же специальный подфорум по азик, там есть много интересного, например https://electronix.ru/forum/index.php?app=forums&module=forums&controller=topic&id=136373

а вообще, в азиках главное не погореть на мелочевке, это не плис, где быстро инверсию бита поправил и на пересборку)

[Мур 1]

3 hours ago, des00 said:

есть же специальный подфорум по азик, там есть много интересного, например https://electronix.ru/forum/index.php?app=forums&module=forums&controller=topic&id=136373

Даже не догадался!..  Общее в обоих технологиях - HDL. Так что раздел выбрал осознано.

Quote

а вообще, в азиках главное не погореть на мелочевке, это не плис, где быстро инверсию бита поправил и на пересборку)

Верно! Приоритет гарантированно переходит к верификации!(для меня так и было, но финансисты имели свой взгляд...)  Пресловутые временные затраты в 80% на проверки перед серьёзными тратами вполне обоснованы...

[vt313 0]

21 час назад, Мур сказал:

Мне интересно, какова судьба проектов, которые прошли этап прототипирования на FPGA (например МУЛЬТИКЛЕТ) c выходом на пользовательский рынок?

Вот, к примеру, получили интересное решение, которое показало устойчивую работу при различных воздействиях на FPGA. Эта новая архитектура при переходе в жесткую реализацию ASIC ещё более крутая?

Полагаю, запас по быстродействию должен стать выше.  (К примеру при оценках в FPGA имели 100МГц, а в масочном жестком исполнении будет 150МГц).

Потребление уменьшится...

Расположение ножек боле удобное...

 

Покритикуйте! Цена перехода составляет 1 000 000$$$  и на это идут!  Должна быть ВЫГОДА.

У них разные структуры.

Нужно быть очень аккуратным, совсем не обязательно, проект отработанный на FPGA, хорошо ляжет на ASIC. 

[Мур 1]

39 minutes ago, vt313 said:

У них разные структуры.

Так это пофиг..

Для HDL-проектировщика важно поведение.

Quote

Нужно быть очень аккуратным, совсем не обязательно, проект отработанный на FPGA, хорошо ляжет на ASIC. 

Это уже зона ответственности производителей ASIC. Наше ТЗ - это дизайн проекта с  констрейнами.  Ниже этого опускаться будет дорого для них стоить.  Им потом лопатить свои маски!!!

[lexx 0]

6 minutes ago, Мур said:

Для HDL-проектировщика важно поведение.

С одной стороны да, а с другой: необходимо влезть в определённую область, само размещение и Formality. FPGA может использовать уже имеющиеся блоки, здесь же Designware возможно не располагает подобными элементами и придётся это делать самому.

[vt313 0]

13 минут назад, Мур сказал:

Так это пофиг..

Для HDL-проектировщика важно поведение.

Это уже зона ответственности производителей ASIC. Наше ТЗ - это дизайн проекта с  констрейнами.  Ниже этого опускаться будет дорого для них стоить.  Им потом лопатить свои маски!!!

Как виртуальный пример.

Вы отработали проект на FPGA. Получили быстродействие в 100 МГц.

В лоб запустили в ASIC и получили 90 МГц. 

[Мур 1]

4 minutes ago, lexx said:

 ...возможно не располагает подобными элементами

Может лет 15 такое и было...

Quote

и придётся это делать самому.

испугал!...   Только этим и занимаемся, в отсутствии IP! Руцями HDL править после MatLab...

3 minutes ago, vt313 said:

В лоб запустили в ASIC и получили 90 МГц. 

Так это уже судебное событие!..  Такого быть не должно по определению!

[vt313 0]

3 минуты назад, Мур сказал:

 

Так это уже судебное событие!..  Такого быть не должно по определению!

Почему? 

Те же DSP модули в FPGA хорошо вылизаны. Память, тоже, выделенные линии. 

Много чего есть в FPGA. 

[Мур 1]

12 minutes ago, vt313 said:

Почему? 

Тут надо понимать, что FPGA избыточна для обеспечения гибкости. Это плата за универсальность.

В ASIC  ВСЕ  эти навороты уже являются лишними. Именно это есть причина упрощения в производстве, резкого повышения производительности, сокращения потребления, габаритов и (не хилый каприз - за дополнительную плату) расположение ножек под любимый корпус, например TQFP.

[des00 25]

он вам про другое говорит. Например дсп ячейки для плис данность, для азик либо покупать либо делать. И да, это не просто умножить написать, это на более низком уровне расписывать и оптимизировать. SRL16 элементы в плис тоже данность, в азик покупать/делать  и т.д. Жаль Сергей Марков (SM) давно не заходит на форум, у него опыта и там и там был вагон, особенно по оптимизации по площади, он бы вас проконсультировал, наверное

[Мур 1]

1 minute ago, des00 said:

он вам про другое говорит. что дсп ячейки для плис данность, для азик либо покупать либо делать. И да, это не просто умножить написать, это на более низком уровне расписывать и оптимизировать. SRL16 элементы в плис тоже данность, в азик покупать/делать  и т.д.

понимаю..

Вы хотите сказать, что лицензия для IP от ALTERA на основе DSP не есть автоматом пропуск в HARD ASIC ?

[des00 25]

6 minutes ago, Мур said:

Вы хотите сказать, что лицензия для IP от ALTERA на основе DSP не есть автоматом пропуск в HARD ASIC ?

ЕМНИП там все свое, что-то наверное уже поддерживается на более высоком уровне синтезатора для всех, не совсем оптимальном наверное, но вот помню как @SMи @yes обсуждали на форуме особенности использования memory compiler для ASIC, было это лет 15-12 назад. Т.е. когда то даже вот такие простые вещи делались не с описания)

@SM делал свои делители, свои умножители и другую математику для своего проца, что-то выкладывал на форум) Крутой чел, жаль давно не интересен ему форум)

В общем там вся своя кухня)

[lexx 0]

1 minute ago, Мур said:

Вы хотите сказать, что лицензия для IP от ALTERA на основе DSP не есть автоматом пропуск в HARD ASIC ?

Лицензия на IP и реализация это разные вещи.

В идеале - ну будет у вас код в чистом виде, но подойдёт ли он к конкретной фабрике еще вопрос. В еще более идеальном случае вам предоставляют hard macro, уже готовое железо с размещением. В этом случае у вас практически готовый блок, а иначе - еще работать и работать.

2 minutes ago, des00 said:

SM делал свои делители, свои умножители и другую математику для своего проца

Мало кто будет заморачиваться над этим в данный момент, и без этого много работы над архитектурой, да и технологии уже многое позволяют.

[vt313 0]

13 минут назад, Мур сказал:

Тут надо понимать, что FPGA избыточна для обеспечения гибкости. Это плата за универсальность.

В ASIC  ВСЕ  эти навороты уже являются лишними. Именно это есть причина упрощения в производстве, резкого повышения производительности, сокращения потребления, габаритов и (не хилый каприз - за дополнительную плату) расположение ножек под любимый корпус, например TQFP.

Это если есть сильная избыточность.

А если ее нет? 

[des00 25]

2 minutes ago, lexx said:

Мало кто будет заморачиваться над этим в данный момент, и без этого много работы над архитектурой, да и технологии уже многое позволяют.

охотно верю, это было давно и там задача была по оптимизации ресурсов. кстати, ЕМНИП, для ASIC там надо еще закладывать всякую отладку, вроде Design For Test называется технология, когда то давно интересовался этой темой, но сейчас не до этого)