litv

"а бросать нельзя - нужен результат"😀. В американских фильмах после такого герой говорит - Господи я же смогу стать президентом Америки☺️

Раньше сравнивал Synplify и Xilinx - Synplify значительно лучше давал результаты на моих проектах. Как по быстродействию чуть ли не два раза доходило, так и по логической оптимизации, тоже раза 1.5. Synplify лучше понимал как использовать всякие ресурсы в Xilinx, чем сам Xilinx . Синтез шел значительно быстрее. Но все это для арифметических схем типа цифровых фильтров и ЦОС.

А где скачать его, ссылку бы.

Simulink и моделировать. С переменными будет плохо, планировать что они максимальные плохо. АРУ еще бы тогда на входе.

Хороший синтезатор оптимальную логику мультиплексоров нормально сделает сам. Например Synplify. Придерживаться лучше рекомендаций от производителя по реализации. Ибо в разных семействах ПЛИС есть отличия, которые могут сильно менять оптимальное решение.

http://ebook.pldworld.com/_eBook/FPGA／HDL/-Eng-/HDL Chip Design. A Practical Guide for Designing, Synthesizing and Simulating ASICs and FPGAs Using VHDL or Verilog (Douglas Smith).pdf

Ну по самой то APA 1000 все же есть, https://eu.mouser.com/datasheet/2/268/ProASICPlus_DS-1592018.pdf Аналог должен соответствовать.

Возможно помочь перемежением в Вашем случае. Оно + помехоустойчивое кодирование вдвоем эффективнее. http://celnet.ru/peremez.php „Добрым словом и пистолетом вы можете добиться гораздо большего, чем одним только добрым словом.“ — Аль Капоне

Обвинить представителей Матлаба что они рекламируют Матлаб - это как Кока Коле сказать что нет рекламы Байкала. Кстати не все нужно рисовать, есть и язык для написания блоков.

Проверьте внимательно ноги, на которые заведены сигналы. Работают ли они на такой большой частоте? Бился как-то с похожей проблемой (правда, у альтеры). Оказалось, что шина АЦП была заведена на специфичные ножки ПЛИС, которые не могут в большие частоты в режиме user i/o. Могу наврать, но вроде это были ноги DQ/DQS, которые заводятся на memory controller и так же могут быть использованы как пользовательские вводы-выводы. (это nice_vladi советовал)

Привет! После запуска Vivado (2020.2) долго ничего не происходит, затем сообщение Timeout ..... Версия Windows Server 2008 R2 Enterprise Service Pack 1 64 bit.

Привет! До vivado 2020.2 мы ставили ее на windows server и все работало. Но vivado 2020.2 неожиданно вспомнила что нет поддержки для Windows Server и не запускается после установки. Кто-то еще в этой теме?

1) Xilinx Soft free - https://www.xilinx.com/products/design-tools/vivado/vivado-webpack.html 2) Поддерживаемые им приборы - https://www.xilinx.com/products/design-tools/vivado/vivado-webpack.html#tabAnchor-architecture Сайт Xilinx наполнен виде туториалами примерами и документами и wiki. Его родимого и читать. Поставщик Inline.

Не работать в 2020.2

https://www.xilinx.com/products/boards-and-kits/smartlynq-data-cable.html

https://ru.wikipedia.org/wiki/UDP

Добрый день! Можем встретиться в Москве, буду работать с 15 по 17 сентября на выставке http://www.chipexpo.ru/. Выставка всяко может быть интересна нашим людям. Там и обучения Verilog_у (Сколковская школа синтеза цифровых схем на Verilog) и новинки электронных и коммуникационных компаний и тд... Я буду на стенде С30 (АО Иркос). Подходите , поговорим за ПЛИС и тенденции.

Было тут В Матлабе - https://se.mathworks.com/solutions/aerospace-defense/standards/do-254.html или тут https://docs.exponenta.ru/slcheck/ug/model-checks-for-do-178cdo-331-standard-compliance_mw_a52bfc8a-8bd4-4892-a829-4c33a541a75f.html .

По таким ТЗ космодромы на Амуре строить. Куча ящиков и никто не написал что они делают. Какие еще ПЛИС и микроконтроллеры и ящики с аппаратурой? Это должен выбрать сам исполнитель после понимания задачи. Может там компьютер и сетевая карта с оптикой все выполнят. Без привлечения субподподрядчиков - тема 100% военная, они щас шизнулись на этом. На разработку ТЗ со всеми спецификациями должно уйти до 50% времени работы. Попытки обойти такой этап обычно признак безграмотности и с таким "Заказчиком" нормальная компания даже не будет разговаривать. "Они сами не знают чего хочут" - from Не может быть.

калибровать приемник на каждой частоте, потом применять после настройки к данным

https://www.xilinx.com/support/documentation/sw_manuals/xilinx14_1/plugin_ism.pdf

В Xilinx DDS готовый блок есть. пара блок рам и , выбор sfdr ...

Я намекаю что пока вы найдете 1 сбой в ячейке памяти ПЛИС - Вы до этого 100000 раз влетите по организации процесса разработки. Клиенту все равно почему у него ненадежно работает устройство на включении номер 1000 -- из-за ячейки асинхронного VHDL блока плохо питания или плохой платы.

C 1995 года на ПЛИС Xilinx. Пока тестишь проект только на ПЛИС - все работает . Например АЦП ПЛИС ЦАП - все супер. Как только добавляем к ПЛИС управляющие программы на PC - все сразу становится плохо , сбоит и тд. USB - не определилась, не дала нормальную скорость обмена. Ethernet - даже TCP-ip сумел потерять пакет. Компьютеры - зло. Сбои в ПЛИС к сожалению бывают и почти всегда они были связаны с перезагрузкой ПЛИС в процессе работы на разные прошивки. Были некоторые корки Xilinx которые вели себя неодинаково - хотя вся времянка выполнялась в проектах. Были проекты которые один раз в 100 перезагрузок не работали. Но это может быть и результат плохой сборки и настройки и печатной платы и хренового питания и хреновой фильтрации. Один раз американцы спроектировали нам на заказ блок питания. Он без нагрузки еще держал свои 3.3 В - уже в момент загрузки напряжение падало до 2.9 - 2.8. И все - ПЛИС то не грузилась то сбоила ... Или программист решил перезагружать разные проекты в ПЛИС 1 раз секунду. Ток при загрузке прошивки большой - программисту все равно какой то там ток, он рассуждает понятиями да нет, можно перегружать или нельзя.