Поскажите начинающему как реализовать, вроде-бы, несложную схему на VHDL:
Есть сигнал start.
Длительность его лог. 1 = длительности clk.
Скважность = N*clk. Т.е. между фронтами start умещается N clk.
По сигналу start нужно выдать M (M<N) штук clk.
В данный момент N = 20 M = 16, но может измениться.
Как я вижу нужен:
1. счетчик clk - st_clk. Запускать его по сигналу start.
2. компаратор, выдающий сигнал en_clk <= '1' при st_clk<M else en_clk <= '0'
3. clk_out <= clk and en_clk
Что я написал:
signal st_calc_clk : natural range 0 to M := 0; -- счетчик клоков блока вычислений
signal en_st : std_logic := '0';
signal clk_s : std_logic := '0';
clk_s <= clk and en_st;
process (clk, aclr, start)
begin
if(aclr = '1') then
st_calc_clk <= 0;
en_st <= '0';
elsif (rising_edge(clk)) then
if(start = '1') then
st_calc_clk <= 0;
en_st <= '1';
else
if (en_st = '1') then
if(st_calc_clk = M) then
en_st <= '0';
end if;
st_calc_clk <= st_calc_clk+1;
end if;
end if;
end if;
end process;
Но т.к. все работает по переднему фронту clk. При срабатывании условия if(st_calc_clk = M) then en_st <= '0'; по выходу логического элемента clk_s <= clk and run_st; будет короткий "торчок".
Поэтому мне, наверное, нужно выставить запрет выдачи clk en_st <= '0' либо по предыдущему заднему фронту, либо по лог. 0. Тогда ругается компилятор.
