Jump to content
    

pavlovconst

Свой
  • Posts

    122
  • Joined

  • Last visited

  • Days Won

    1

Everything posted by pavlovconst


  1. Не пользуйтесь условием Comparison. Поставьте AND. Напротив s_ms_counter укажите желаемую константу. Ее можно будет менять без перекомпиляции
  2. Попробуйте сгенерировать нетлист и импортировать его в другой проект. См. пункт "EDA netlist writer" в окне Tasks
  3. Не согласен. Очевидные вещи - да, оптимизирует. Но бывают более сложные варианты с косвенной адресацией или когда вы-то точно знаете из специфики вашей задачи, что провод всегда в 0, но из анализа RTL этого не следует. Наверное, зависит еще от стиля. У меня была такая же задача. Три экземпляра с разными параметрами. При автоматической оптимизации оставалась лишняя комбинационная логика, что вело к проблемам с времянками. При оптимизации "вручную", без параметров, результат получался ощутимо лучше. Сравнив два варианта я выяснил, где по коду синтезатору нужно подсказать. В проекте, естественно, оставил инициализацию через параметры
  4. Точно сказано! Поддерживаю, коллега! Не надо изучать VHDL!
  5. Стандарт 2008 года уже какбэ намекаэ.... .. что он давно устарел
  6. Когда в проекте периодически появляются новые разработчики - накладные расходы на "привыкание" увеличиваются ( Есть еще вот такой подход - фильтр по типам файлов. Но я не уверен, что он гарантирует восстановление проекта бит-в-бит https://www.xilinx.com/support/answers/61232.html Поясните пож-ста, почему это важно?
  7. То есть, write_project_tcl каждый раз перед коммитом? А если работают одновременно несколько человек - это ж замучаешься сворачивать-разворачивать?
  8. Всем привет! Кто пользуется связкой Git + Vivado, подскажите, какие файлы вы держите под контролем версий, как настраиваете фильтры. Я хочу найти сетап, который, с одной стороны, будет максимально простым, с другой стороны - держать репозиторий чистым. Пока что пользуюсь таким .gitignore
  9. Полоса HDMI 2.0 может достигать 18 Gbps, поэтому правильно будет его реализовывать не на рассыпухе, а с помощью встроенных высокоскоростных трансиверов. У Xilinx/AMD есть готовые (платные) IP - https://www.xilinx.com/products/intellectual-property/hdmi.html#overview
  10. Я бы попробовал после project_close закрыть и quartus_sh. И дальнейшие дествия сделать в другом экземпляре quartus_sh.
  11. Результат работы TCL скрипта, который делает назначения ног - строчки типа set_location_assignment PIN_D13 -to err_mem_dq[0] set_instance_assignment -name IO_STANDARD "SSTL-15 CLASS I" -to err_mem_dq[0] -tag __ddr3_hmc_ddr3_0_p0 set_instance_assignment -name INPUT_TERMINATION "PARALLEL 50 OHM WITH CALIBRATION" -to err_mem_dq[0] -tag __ddr3_hmc_ddr3_0_p0 set_instance_assignment -name OUTPUT_TERMINATION "SERIES 50 OHM WITH CALIBRATION" -to err_mem_dq[0] -tag __ddr3_hmc_ddr3_0_p0 в QSF файле. Открывайте QSF в текстовом редакторе и копируйте из старого проекта. При отладке памяти также может помочь EMIF tollkit https://www.intel.com/content/www/us/en/programmable/quartushelp/13.0/mergedProjects/program/syscon/syscon_about_emi_toolkit.htm
  12. Насколько я знаю, ассайнменты нужно делать через TCL скрипт, который создается мастером. Это намекает, что проблема аппаратная, разве нет?
  13. Если поднять тактовую частоту в 10 раз, то можно обойтись обычным FIFO и сдвиговыми регистрами Мультиплексоров не будет. Каждый такт задвигаем в FIFO по обному байту. При чтении - собираем слово из байтов.
  14. Такой подход у National Instruments . PXIе - это их "корпоративный" стандарт, поэтому сделали так, как ИМ было удобно. А издержки заложены в стоимость шасси.
  15. Даа, схема неполная, и сделана некачественно. Магическое VCC1.8V встречается лишь один раз... Там есть емейл автора, можно ему написать
  16. С отладочными платами обычно поставляются схемы, документация и тестовые проекты. С китайскими - тоже. Спрашивайте у продавца.
  17. Этот стандарт поддержан в 10GBASE-KR PHY IP Core. Только Stratix V и Arria V ок, понятно заказчик не поймет :) Спасибо за документ. На каком PHY остановились, если не секрет?
  18. Ну, если брать 10G, то там в рамках стендарта проработан вопрос об использовании в бекплейнах, я про 10GBASE-KR. А вариант с 1G лично мне кажется "колхозным". Может, я не прав.
  19. Здравствуйте! Мы проектируем некое модульное устройство - бекплейн, системный модуль и сменные сигнальные модули. На всех модулях будут ПЛИС Cyclone V или MAX 10. Возникло предложение использовать для передачи информации Ethernet - 100Mbps или 1G. MAC уровень в ПЛИС, аппаратные PHY и аппаратный свич в составе бекплейна. Оцените, пожалуйста бредовость (или нет) этой идеи. В плюсах я вижу то, что на каждом сигнальном модуле блок Ethernet будет стандартным, сам интерфейс также не нуждается в документировании, минус - за микросхемы PHY нужно платить. Можно попытался обойтись без PHY - то есть, выводить на бекплейн сигналы RGMII, а свич делать в ПЛИС. Но даже в лучшем случае с каждого модула тогда придется тянуть по 12 линий. Это много. Вариант использования SGMII - видимо, не подходит, так как не поддержан в наших ПЛИС и требует дорогих материалов для печатных плат. Вообще, допустимо ли это - гнать по бекплейну сигналы с выхода PHY? В стандарте подразумевается витая пара. Достаточно ли соблюсти волновое сопротивление, или есть еще требования?
  20. Это произошло совсем недавно, в 7-ой версии квартуса
  21. Вот таблицы совместимости серий ПЛИС и версий Quartus - https://fpgasoftware.intel.com/devices/ Очевидно, что если в Среде Quartus Pro (любой версии) нельзя скомпилировать, скажем, MAx10, то и с сигналтапом работать будет нельзя
  22. @OLD_SHURiK Не понятно... Пожалуйста, пишите подробнее, тогда будет о чем говорить. Исходя из схемы я ДОГАДЫВАЮСЬ, что вы хотите пробросить сигналы через MAX, не защелкивая их в ПЛИС. Если да, то зачем вам констрейны? Задержки распространения от этого не уменьшатся, не увеличатся. Если, конечно, МАХ не забит под завязку другой логикой, не показанной на схеме. Будьте готовы снижать частоту SPI, чтобы учесть задержки распространения сигналов.
×
×
  • Create New...