MadMakc

Есть не синтезируемое.Например так: function int2str(n:integer) return string is begin return integer'Image(n); end;

to yes: А ARTISAN compiler у вас под писюк или sun?

Полностью поддреживаю.И как пример - вот вам память от кипариса CY7C1380C. На сайте даже модель на VHDL есть.

А в каком заведении, если не секрет, вы практиковались?Инетересует в общем следующий вопрос: сколько в процентном отношении уделялось времени схематику и верилогу?

Я баловался в Синплифае.В синопсисе вроде тоже есть такая фича.

А то пишут что и площади меньше сожрёт и потребление уменьшится и ваще всё круто.Только проблема с генератором клоковых деревьев может возникнуть(я даже предстваляю какая :) ). Посему вопросик- кто-нибуть доводил свои проекты до кремния с таким настройками?И как эта опция на макисмльную частоту клока влияла.

Я бы даже сказал бы что не можно, а нужно! :cheers:

Потому что не удобно.Сегодня я хочу память в 2К слов.Завтра дадут ценное указание и память станет 4К слов.А послезавтра разрядность увеличить придётся. По мне править код намного проще и удобней, чем занового генерить ядра.

Какая частота этого такта? Если это 5 МГц, то вылечить можно, если 200, то надо думать.

to Rundll : А какая у вас частота тактового сигнала?

Спасибки.

А не могли бы поделиться описанием на Numeric_std?

Вы всё-таки попробуйте стереть строчку dont_use : true. Может что изменится.Как вариант - может старая версия просто игнорирует этот атрибут.

а может синтезатор просто не видит .lib файл от памяти? И второе. В .lib файле в описании памяти должна быть примерно такая фраза: cell(userRAM) { area : 1195718.181; dont_use : TRUE; dont_touch : TRUE; ..... Если она именно такая то нужно "dont_use: TRUE;" убрать.

:bb-offtopic: Уважаемый shems! В каком-то топике проскакивало, что у вас есть Sy*nplify*ASIC*5.2( или 5.1 или 5.0, не помню).Но не крякнутый.Не могли бы вы его на фтр выложить?

А как вы установили, что Synplify не имеет временных параметров моделей памяти? На счёт умножителей - сходите на сайт Synplify ->support -> Knowledgebase. Там попросят регистацию.Зарегестрироваться можно без проблем.В этой "базе знаний" есть несколько топиков про умножители альтеровские и как их в DSP блоки пихать.Может чем поможет.

Может тогда напишите,как это лечить?

http://www.latticesemi.com/dynamic/view_do...ocument_id=9418 Там всё написано. ;)

А вот это лучше проверить.Возьмите сигнал,который торчит из верхнего уровня временной модели(клок например, или ресет) и засуньте его в waveform. И посмотрите, как его обозвали в столбике иеархии. Наверняка если будет буть типа UUT/, тогда не знаю что дальше делать.А если что-то другое, то это другое надо вписать в путь подключения sdf.

Если это пишелся во время иницилизации моделирования, тогда возможно что sdf подключена не туда. Зайдите Design -> Settings -> Simulation -> sdf. Там увидите свою sdf-ку и путь, куда она подцеплена.По умолчанию этот путь /UUT. Возможно что этот путь надо изменить на правильный.

Пока не замечено.Хотя вру.При одном питании(ядро и ножки 3,3В) на высоких частотах греются хорошо - 70-80 градусов.Но это при почти 100% забитии кристалла.И частоте 100 МГЦ. Потому что в книжках по HDL про них не упоминают, потому что все сидят на Альтере м Ксилинксе и это всех устраивает.А вот когда начинает не устраивать,вот тогда начинается метание икры.Нас не устроила цена.Нужен был Low cost и Hi speed.Для нашей задачи Lattice подошёл оптимально. Схема то ли зарыта где-то на сайте, то ли её уже убрали.По этой схеме мы сделали кабель прошивки из Альтеровского БайтБластера.Но потом и родной прикупили.Но проблема в том, что спаяли за полдня, а родной кабель везли 2 месяца. Мы синтезим Синплифаем.Пока поддреживает не полностью.Например не может делать блочную мапять по HDL-описанию.Но на сайте Синплифая божатся, что все исправят. возможно что пока.Мега-обработку с РЛС правда не замутишь,но 2-х миллионник с флешкой на борту- тоже ничего.

аааааа.всех на латисы посадим :cheers: брали 90 штук по 11 долларов.только это были LFXP3C-3T100C з.ы. то,что писал за 13$-это поштучно было.

чтобы синплифай нормально делал блочную память,нужно слазить на сайт синплифая и в глупых вопросах умным разработчикам узреть ответ на этот вопрос.Для хилых это выглядит где-то так: entity block_ram is generic( AddrBits : integer := 8; DataBits : integer := 8 ); port( din : in std_logic_vector(DataBits-1 downto 0); addr : in std_logic_vector(AddrBits-1 downto 0); clk : in std_logic; we : in std_logic; dout : out std_logic_vector(DataBits-1 downto 0) ); end block_ram; architecture rtl of block_ram is type mem_array is array (2**AddrBits-1 downto 0) of std_logic_vector(DataBits-1 downto 0); signal mem : mem_array; signal addr_reg : std_logic_vector(AddrBits-1 downto 0); begin process(clk) begin if (clk'event and clk = '1') then addr_reg <= addr; if (we = '1') then mem(conv_integer(addr)) <= din; end if; end if; end process; dout <= mem(conv_integer(addr_reg)); end rtl;

Конечно то. А если не то,то всегда можно посмотреть,что он там насинтезил.На крайняк замоделировать то,что насинтезил.Ну,или самое тупое- сделать прошивку,залить в железо и искать причины почему не работает.Благо встоенные логические анализаторы облегчают такую отладку.

а какая у вас версия?