АДИКМ

1. во внутренних слоях лучше делать зазоры побольше. 2. заливать полигоны с зазором в 4 мила - самоубийство. в чем смысл рисования дугами? границы платы обычно указываются в слое Keep Out, иначе приходится точно указывать границы полигонов при заливке.

1. стоит для красоты. 2. работать будет, до того момента как подключите нечто 5 вольтовое или попробуете погонять на макс. скорости.

совершенно верно, буфера стоять копейки по сравнению с той же CPLD Вот для этого возьмите и сгенерите проект с поддержкой чипскопа 9.2 . Я проверю. У меня в плате заложена возможность запайки эмулятора. 2. точная прошивка EEPROM (hex файл) берите любой, все равно после их заливки импакт будет обновлять прошивку. зачем? бом лист прикрепляю. xu.zip

бом завтра сгенерю. того что написано на компонентах не хватает? из файла драйверов к железяке.

Схему в оркаде выкладывал knach. Отзеркалить это значит - было a0-a0 a1-a1 стало a0-a7 a1-a6 я схему как таковую не рисовал. прямо вводил цепи в pcb. когда подключите, импакт сам скажет что надо обновить прошивку и обновит ее. в 2400 ничего кроме видов-пидов нет. берутся из инф файла. зашить можете с помощью цайпруссовской утилиты Ez-USB control panel или любым программатором, который есть под рукой(лошадь, пиккит2 и т.д.) про чипскоп. пока только скачал ise@chipscop 9.2 выложите кто нибудь проект простенький под ISE@chipscop 9.2 версии, я проверю.

гербера. слоя gm1 и gm2 справочные. на них находятся комменты и десигнаторы. файл - кам версии 9. xu.zip

Спустя 2 года :)) Проверил, работает, можно собирать. Один момент - в схеме Александра (knach) младший байт шины адреса, надо отзеркалить. чипскопа у меня не оказалось, завтра скачаю проверю с ним еще. выглядит примерно как по ссылке. это модель. но в жизни несильно отличается. http://electronix.ru/forum/index.php?showtopic=54544 кому надо. гербера могу положить...

в hjtag правильно настроили выводы на лпт? ID чипа какйо показывает?

jtagsel к земле притяните. когда там питание, процессор в boundary-scan режиме.

неделю камасутрой с платой занимался. но результат есть. осталось только тач скрин прикрутить. и сеть еще не проверял, завтра проверю.

Шевелится, но с артефактами, поэтому приходится отключать использование DirectX.

думаю нет.

изменять размер виа на внутренних слоях невозможно. тема уже поднималась.

наконец-то 3 ревизия приехала и спаяна. в пути только разъем для sd карты. уже скоро.

Вовсе нет. У них есть аппликейшн как работать с платами от Xilinx и Altera брендовыми. А джитаг (схема/плата) лежит в папке reference design. Вовсе нет. У них есть аппликейшн как работать с платами от Чшдштч и Altera брендовыми. А джитаг (схема/плата) лежит в папке reference design.

на мой взгляд необходимо решение противоположной задачи - экспорт step/iges модели в тот же солидворкс и создание, например, сборки корпуса и платы. но это имхо.

Все что на этой плате рисовалось в солидворкс2006. Я постараюсь подготовить небольшую статью для тех кому это интересно. Разумеется я не могу научить пользоваться профессионально солидворксом, тут придется самим читать книги. Хотя для моих задач хватило одного дня тыканья мышкой, чтобы разобраться.

есть ли необходимость в описании процесса рисования, конвертации и создания 3D библиотек для Altiuma?

Не надо это говорить, по простой причине, что ez430 не поддерживает апдейт. не путать с UIF.

TMS320C6455 - на сайте производителя есть и pcb и sch . XC3SD1800A - есть в стандартных библиотеках.

те кто ищут корпуса - попробуйте внимательно перечитать топик. ответ был дан.

на диджикее они по 3,05 при сотне штук. и есть в наличии. почем же Вам их продали? что Вы повелись?

Расскажите как Вы прошиваете ? Отключаем память, подключаем плату, подключаем память, запускаем утилиту и прошиваем. Сигнал защиты от записи в EEPROM, кстати, у Вас на плате куда подключен?

потому что если нет кварца он тактируется от DCO. это сделано по одной простой причине - в случае аварии (кварц разбили) процессор переключается на DCO.