BSACPLD
-
Постов
874 -
Зарегистрирован
-
Посещение
-
Победитель дней
3
Весь контент BSACPLD
-
Коллеги, удалось ли кому-нибудь запустить HSPI на CH569W? У меня никак не получается правильно посчитать CRC. Режим 8 бит, согласно документации полином для 8 бит должен быть 0x8005 (x^16 + x^15 + x^2 + 1). На реальном устройстве для тестовой последовательности 0x01 0x00 0x00 0xC8 0x06 0x00 0xEC 0x00 0x00 0x02 0x0E 0x00 на выходе получается CRC равная 0xDD62 (см. скриншот с лог. анализатора). В CRC калькуляторе совсем другое значение: 0x99EC. http://www.sunshine2k.de/coding/javascript/crc/crc_js.html Пробовал все варианты галочек Input reflected, Result reflected, пробовал менять значения Initial Value на 0xFFFF, 0x0000 - все равно результат в калькуляторе и с выхода CH569W не совпадает.
-
Функции из Verilog позволяют инициализировать содержимое памяти, но в отсинтезированном проекте при их использовании нельзя обновлять содержимое памяти без пересборки всего проекта целиком - используйте готовый IP для RAM/ROM или мегафункцию altsyncram и сможете обновлять содержимое памяти всего парой команд: Processing->Update Memory Initialization File, Processing->Start->Start Assembler. Вот пример: `timescale 1 ns / 1 ps module picorv32_prog_wrapper #( parameter DATA_SIZE = 8192, parameter DATA_WIDTH = 32, parameter INIT_FILE = "picorv32_fw.mem", parameter FPGA_VENDOR = "SIM", parameter DEVICE_FAMILY = "SIM", parameter SIM_INIT = "FALSE" ) ( input clock, input [$clog2(DATA_SIZE)-1:0] address, input [DATA_WIDTH-1:0] data, input wren, output [DATA_WIDTH-1:0] q ) ; generate if ((FPGA_VENDOR == "ALTERA") | (FPGA_VENDOR == "INTEL")) begin altsyncram #( .clock_enable_input_a ("BYPASS"), .clock_enable_output_a ("BYPASS"), .init_file (INIT_FILE), .intended_device_family (DEVICE_FAMILY), .lpm_type ("altsyncram"), .numwords_a (DATA_SIZE), .operation_mode ("SINGLE_PORT"), .outdata_aclr_a ("NONE"), .outdata_reg_a ("CLOCK0"), .power_up_uninitialized ("FALSE"), .widthad_a ($clog2(DATA_SIZE)), .width_a (DATA_WIDTH), .width_byteena_a (1) ) program_ram ( .clock0 (clock), .clock1 (1'b1), .address_a (address), .address_b ({$clog2(DATA_SIZE){1'b0}}), .data_a (data), .data_b ({DATA_WIDTH{1'b0}}), .wren_a (wren), .wren_b (1'b0), .q_a (q), .q_b (), .aclr0 (1'b0), .aclr1 (1'b0), .byteena_a (1'b1), .byteena_b (1'b1), .addressstall_a (1'b0), .addressstall_b (1'b0), .clocken0 (1'b1), .clocken1 (1'b1), .clocken2 (1'b1), .clocken3 (1'b1), .rden_a (1'b1), .rden_b (1'b1), .eccstatus () ) ; end else if (FPGA_VENDOR == "XILINX") begin xpm_memory_spram #( .ADDR_WIDTH_A ($clog2(DATA_SIZE)), .AUTO_SLEEP_TIME (0), .BYTE_WRITE_WIDTH_A (DATA_WIDTH), .CASCADE_HEIGHT (0), .ECC_MODE ("no_ecc"), .MEMORY_INIT_FILE (INIT_FILE), .MEMORY_INIT_PARAM ("0"), .MEMORY_OPTIMIZATION ("false"), .MEMORY_PRIMITIVE ("block"), .MEMORY_SIZE (DATA_WIDTH*DATA_SIZE), .MESSAGE_CONTROL (0), .READ_DATA_WIDTH_A (DATA_WIDTH), .READ_LATENCY_A (2), .READ_RESET_VALUE_A ("0"), .RST_MODE_A ("ASYNC"), .SIM_ASSERT_CHK (0), .USE_MEM_INIT (1), .WAKEUP_TIME ("disable_sleep"), .WRITE_DATA_WIDTH_A (DATA_WIDTH), .WRITE_MODE_A ("no_change") ) program_ram ( .dbiterra (), .douta (q), .sbiterra (), .addra (address), .clka (clock), .dina (data), .ena (1'b1), .injectdbiterra (1'b0), .injectsbiterra (1'b0), .regcea (1'b1), .rsta (1'b0), .sleep (1'b0), .wea (wren) ) ; end else if (FPGA_VENDOR == "LATTICE") begin pmi_ram_dq #( .pmi_addr_width ($clog2(DATA_SIZE)), .pmi_addr_depth (DATA_SIZE), .pmi_data_width (DATA_WIDTH), .pmi_regmode ("reg"), .pmi_gsr ("disable"), .pmi_resetmode ("async"), .pmi_optimization ("speed"), .pmi_init_file (INIT_FILE), .pmi_init_file_format ("hex"), .pmi_write_mode ("normal"), .pmi_family (DEVICE_FAMILY) ) program_ram ( .Reset (1'b0), .Clock (clock), .ClockEn (1'b1), .Address (address), .Data (data), .WE (wren), .Q (q) ) ; end else begin end endgenerate endmodule
-
dma_mmap_coherent
BSACPLD ответил BSACPLD тема в Программирование
Странная проблема... На RK3588 на компьютере от Radxa работает без проблем, а на том же RK3588 на компьютере от Firefly зависает при вызове mmap. При этом dmesg выдает следующую информацию об ошибке:
-
Китайские ПЛИС
BSACPLD ответил МАСТЕР LO тема в Работаем с ПЛИС, области применения, выбор
Да. Но только по кривому маршруту. Vivado+патч+переписывание констрейнов для IP блока PCIe+Procise. Сначала в Vivado собираем EDIF под xc7k325t попутно не забывая вручную вызывать ряд команд, т.к. автоматический патч правит далеко не все, потом транслируем его в EDIF для Procise фирменным конвертером от Fudan, руками переписываем xdc для IP PCIe под формат констрейнов для Fudan, потом всем это дело собираем в Procise. В общем куча ручной работы для каждой сборки. Нормально отлаживаться в таком режиме не реально. Только если тащить из Vivado отдельные IP либо прототип отлаживать на Xilinx, а в серию уже ставить Fudan. Добиться от Fudan чтобы они починили свой патч и не приходилось использовать Procise если нужен PCIe пока не удалось.
