ilya79

Кто может сказать что хорошего /плохого про платы (Kit-ы) от Avnet Avenue? Как они по сравнению со Scaновскими ? Очень заманчивые цены board c LX60 ~600$.

v_mirgorodsky>>Происходит это в следствие того, что магистральные (скоростные) связи между ячейками заменяются на локальные с несколько худшими характеристиками. >>>Four and five CLBs away could be worse than six.>>> Упоминалась именно эта ситуация. Хотя я не настаиваю :) Мне просто не очень нравиться утверждение "Упаковка ВСЕГДА понижает частоту". Боюсь что v_mirgorodsky не совсем правильно истолковал какое-то высказывание.

Может это именно та ссылка о которой упоминалось: http://www.fpga-faq.org/archives/63825.html Article: 63833 Yeah ideally you'd like to solve your problem by setting up constraints to guide the tools, because your floorplanning work is more likely to be wasted if your design changes significantly enough (though creating relative placement macros for sub blocks of your design can help preserve your work). Area constraints, as opposed to timing constraints, can be helpful in nudging the tools to placing smarter. Of course, like you said, the tools might not have enough smarts to do what you want or it might take too long to place/route without some intervention. As far as floorplanning, the main thing is is to understand the layout of the routing resources in your target FPGA. Xilinx's Spartan-III, for example, has direct lines (that connect adjacent CLBs), double lines (that connect every other), hex lines (which don't connect every 6 but every 3), and long lines (which do connect every 6). So from best to least, you want logic in: 1) the same CLB, 2) adjecent CLB, 3) two CLBs away, 4) three CLBs away, or 5) six CLBs away. >>>Four and five CLBs away could be worse than six.>>> A lot of times I find that when I floorplan I'm fixing some crazy things the tools have done. Like for some reason the tools will take a 32-bit register and instead of keeping it in order, it'll mix it up in a seemingly random fashion. They seemed to have architected their FPGAs for data to flow horizontally, so keep that in mind. I'm not sure if it matters, but I always go left-to-right because it feels natural. Heh sorry I don't have too many pointers. I try not to floorplan (unless I want to veg out. I find Xilinx's Floorplanner relaxing, it uses pretty colors) and it feels more like an intuitive art than a science. One thing you can try is to compile your design with only the difficult logic and the other logic removed. This will help speed up the floorplan-route-results cycle which sometimes can be more productive than trying to plan everything up front, especially when we don't have a good knowledge of the routing or we have the wrong ideas. Best of luck, Vinh

В контексте радиационно стойких устройств - ДА. <{POST_SNAPBACK}> Ну давайте без наездов на бедный Xilinx :), у всех свой сегмент рынка: Берем datasheet RadHard Actel и Aerospace Xilinx. Actel RTAX-S RadTolerant FPGA : Functional at 300 krad (Si) Total Ionizing Dose (TID) Single-Event Latch-Up Immunity (SEL) to LETth > 104 MeV-cm2/mg Xilinx QPro Virtex-II 1.5V Radiation Hardened QML Platform FPGAs: Guaranteed total ionizing dose to 200K Rad(si) Latch-up immune to LET > 160 MeV-cm2/mg Xilinx QPro XQR18V04 Radiation : Guaranteed TID of 30 kRad(Si) per spec 1019.5 Latch-Up Immune to LET >120 MeV/cm2/mg Да, по накапливаемой дозе связка VirtexII-PROM уступает на порядок, но кто мешает убрать микросхемы в кожух из Al или другого материала. Хотя такая защита и пропускает высокоэнергетические частицы , и коэффициент ослабления нелинейно падает с толщиной. При хорошем кожухе разница составляет уже совсем не порядок. С SEU можно бороться контролируя целостность прошивок. А если посмотреть на емкости предлагаемые Actel (Ax2000) и Xilinx (XQR2V6000) то для серьезной цифровой обработки на борту Xilinx остается вне конкуренции. Кстати Virteх II уже старичок по равнению с RTAX и как я понимаю через годик другой появиться QPro Virtex4.

>> XIlinx, Altera и пр. всетаки больше бытавуха. QPro у Xilinx никто пока не отменял. Только вот SEU у них все одно есть, а покупка RadHard Actel или QPro один гемморой(всмысле просто так никто не продаст). Кстати вы не ходили туда-же, в Курчатовский с чем нибудь из последнего,ну например S3 или Spartan2E? To DLR. 5000$ это похоже что-то мелкое в смысле вентилей? RadHard Axelerator 2000 как нам называли ~10000$ (не считая кучи прототипов).

Боюсь надо либо писать код в котором нет необходимости в ограничениях (т.е.) хотя порой это просто не возможно :) либо останавливаться на чем-то одном. И как мне кажеться выбор будет не в пользу XST. Хотя вот в ISE 7.1 если я не ошибаюсь есть поддержка директив синтеза Synopsys и Synplify (cgd.pdf->Chapter 5->Third-Party Constraints).

При таких запросах (400 Мбит/сек) я бы смотрел в сторону Rocket IO (VirtexII Virtex4).

Посмотри у Actel про одиночные сбои у конкурентов (в основном Xilinx, Altera для military не конкурент:)) ). По накапливаемой дозе и обовсем вместе http://klabs.org.

У тебя есть файлы с датой изменения более ранней чем текущая. Сделай поиск по датам и измени их.

>>Я же русским языком написал когда и зачем соединяют через сопротивление - только для возможности автоматического тестирования платы Виноват, не заметил. Но если уж "русским языком" то можно комментарии? Разве от подсоединенного резистора измениться потенциал на входе ? И броски по Vcc или gnd уже не страшны >>"только для возможности автоматического тестирования" ?

To Vjacheslav>> Речь шла о том как подсоединять через резистор или без, а не о том что подсоединять или нет. To Gorby>> Внимательно читай и ссылку и предыдущие посты(<<Если вы сами соединили этот вход с Vcc>>). А ляпать пост просто так какой смысл ?

Как black box . Для примеров в генераторе поставь галочку на последней странице generate examples.

В свое время тоже очень интересовался, но запросили 130 тыс $ и желание сразу пропало :) Как я понял в этих платах от Aldec стоят Virtex-ы и ту часть проекта которую вы отладили в симуляторе синтезируется (кстати необходим ISE) и загоняется в железку. Оставшийся проект в симуляторе общаеться с этим модулем через PCI (т.е. он уже не моделируеться симулятором). Выходим из ситуации очень просто ChipScope :(

Это с 400-ым ? Если-да и вы находитесь в Москве,то я бы взял.

Хочеться услышать совет по сложившейся ситуации. Возможно надо сменить OС (Windows XP Prof) на Linux?

Вот приобрели на работе сервер Dual Xeon 3.0 Ггц а прироста производительности при работе ModelSim 6.0 и ISE 6.3 не обнаружено:( В рекламных проспектах Intel ModelSim числиться среди программ поддерживающих 2-х процессорные системы. Может кто сталкивался ?

Было похожее при переходе 4.2->5.1. Проект в 4.2 разводился и занимал 98% SpartanIIE-300 , а 5.1 говорила overmap :(

>>быть как минимум 2 x f в Для случая оцифровки на ПЧ fд>4 fв. Хотя что тназывать fв ? Количество отсчетов для каждой задачи свое, но 2 отсчета вам скорее всего как заметил 3.14. не удасться зделать из-за жестких требований к фильтру в аналоговой части :( АЦП на 300 MHz 12-бит бывают(хотя при такой оцифровке придеться работать с инверсным спектром ) но вряд-ли вам их продадут(судя по наличию ППРЧ) :)

Пользуюсь следующей связкой Prism(редактор)+Synplify+ISE. Несколько облегчает жизнь написание .do файла для ModelSim. Пример: ## Макрос для Поведенческой модели vlog -reportprogress 300 -work work C:/Projects/Turbo_Decoder_73_45/src/common_td.v vlog -reportprogress 300 -work work C:/Projects/Turbo_Decoder_73_45/src/TurboDecoder73_45.v vlog -reportprogress 300 -work work C:/Xilinx/verilog/src/glbl.v vlog -reportprogress 300 -work work C:/Projects/Turbo_Decoder_73_45/src/tb_TD_73_45.v vsim -L unisims_ver -L XilinxCoreLib_ver -t 1pS work.test glbl view wave view structure view signals do wave.do run 12 us Далее даешь команду Run macro из ModelSim и он компилит и запускает на исполнение модель. P.S. Говорят с помощью TCL можно еще лучше делать :)

Похоже что к ModelSim прелепили HDL-Designer. Вроде Aldec исправился и включил поддержку generate в Verilog. Поэтому попробую пересесть на AHDL 6.3 (3 года работал с ModelSim) :)

Можно почитать сдесь: http://www.interfacebus.com/IC_Output_Inpu...tor_Values.html Есть там такая фраза: It's good design practice to tie the unused input to Vcc via a resistor to reduce noise susceptibility. The resistor protects the input pin by limiting the current from high going variations in Vcc which could damage the input to the device. Т.е. главное чтобы скачки по Vcc не убили защитный диод на входе.

Есть у DLL (если в FPGA Editor посмотреть) какие-то числа которые можно редактировать(Factory settings по-моему) попробуй их подергать. По обьяснениям инженеров Xilinx можно увеличить дрожание вносимое самой DLL, но и увиличить устойчивость к внешнему jitter:)

Портиться при старте ПЛИС? тогда: А SRL на RST 2-й DLL стоит? Чтобы вторая DLL не хваталась за кривые такты первой DLL нужно сигнал LOCK оной задержать на какое-то время и подать на RST второй DLL (возможно нужно проинвертировать ). А если во время работы то частотомер единственное средство:(((

Можно просто $signed(wire or reg).

Вроде в Linux чуть быстрее :)