fguy

Не видя проекта и логов кашпирить нереально. Возможно у вас никак не описаны клоки и при подключении ила вивада вставляет какой-нибудь констрэйн автоматом.

Например взять это из C:\Xilinx\SDK\2018.3\data\embeddedsw\lib\sw_services\xilffs_v4_0\src\include\diskio.h - там реализованы операции с секторами

Насколько помню эта виртуалка сделана для поддержки спартан 6. Если нужна полная исе, то что мешает поставить на вин10 варьку с вин7 и на нее установить нужный исе, благо родной Platform Cable USB II без проблем будет проключен в нее. По сообщению об ошибке "There was an unexpected error executing Import ISE Virtual Appliance" гугл прекрасно находит решение на офсайте, но вариант с варькой имхо гораздо лучше.

Можно попробовать завернуть блок hier в ip ядро, но опять же реконфигурации там не будет. В последних вивадах часть штатных ядер для видео переписали на хлс и они параметризованы как по параметрам работы, так и по портам. Тема конфигурируемых и универсальных (без привязки к чипу, версии вивады и частоте) ядер на хлс для меня так же интересна, но останавливает необходимость контроля результатов синтеза для более менее сложных ядер и необходимость подбора по ним интервалов обработки и т.п.

На офсайте в AR есть статья https://support.xilinx.com/s/article/63041?language=en_US где описано заполнение bram в безпроцессорных проектах. По проблемам с write_mem_info https://support.xilinx.com/s/article/71888?language=en_US

Может быть вы что то делаете не так - в штатных ядрах (например FIR), а так же в ядрах на HLS BRAM с заполнением константами работает - насколько понимаю заполнение брам описано в коде vhdl. Заполнение брам после имплемента так же работает на примере интеграции кода для микроблэйза (для 2018.3 нужен патч).

Видимо статью перенесли в AR - первоначальная была дана в форуме - там то же заменили на AR. Файл zip отличается от первоначального, но только за счет изменения ссылок в описаниях - сам код патча и установщика не изменился. Я писал о другой проблеме - генерации параметров к интерфейсу BRAM в HLS. Проблемы с заполнением BRAM кодом для микроблэйза есть только в 2018.3 - патч есть в AR https://support.xilinx.com/s/article/71948?language=en_US Если это не ваш случай то нужно поднимать тему на их форуме - может чем и помогут.

Вот и патч подоспел https://support.xilinx.com/s/article/Vivado-Failed-to-generate-IP?language=en_US Xilinx оттянул конец на 66 лет - нездоровая цифра.

Если так же хранят и перейдут на uint32 то следующий "апокалипсис" случится через 21 год - в 2043. Под шумок вышел апдейт для сабжа 2021.2.1 с поддержкой 3х новых ультрацинков и размером всего каких то 37 Гбайт. С патчем в AR пока тишина - еще не совсем конец недели - а в понедельник уже б не помешал - крутить ревизию ядер ручками еще то удовольствие.

Официальный пост по проблеме 2022 года https://support.xilinx.com/s/question/0D52E00006vDlvJSAS/export-ip-invalid-argument-revision-number-overflow-issue?language=en_US Обещают до конца недели выпустить патч в AR - тут безрезультатно 3 года волынить как с генерацией интерфейса BRAM в HLS не выйдет - пользователи не поймут такую поддержку.

Задачка скажем так не однозначная - даже при синтезе ядер в хлс под разные частоты и разные плис получаются разные решения по ресурсам. Насколько понимаю решение для асик будет базироваться на более скоростных логических элементах чем в плис и вполне может оказаться гораздо более компактным по ресурсам. Так что проект нужно собирать и оптимизировать под реализацию в конкретном чипе с учетом его характеристик.

Это вы поторопились ее похвалить - встречаем новую "проблему 2022 года" - только в виваде смогли до такого додуматься и сделать вид что не знали о надвигающейся проблеме. Ревизии ядер при автогенерации выдаются в формате ГГММДДЧЧММ и это число воспринимается оболочкой как десятичное с переводом в int32 - есно 2.2хх.ххх.ххх в знаковое уже не лезет со всеми вытекающими фатальными ошибками (2^31 - 1 = 2 147 483 647). https://support.xilinx.com/s/question/0D52E00006uxYjmSAE/bug-report-vivado-20212-revision-number-overflow-after-new-year?language=en_US

Видимо это особенность вивады. Сталкивался с похожим эффектом на обычной плис без встроенных процов - если ядро ддр4 (имеет в составе микроблэйз) вставлять в топ вне бд, а в бд будет микроблэйз, то в сдк будет отображаться 2 микроблэйза. Я пользуюсь бд всегда, поэтому с такой проблемой практически не сталкиваюсь. Поищите на офсайте на форуме или в AR - может кто что нашел.

Прежде чем это делать вам нужно создать Platform Project на базе файла xsa - это аналог bsp в старом сдк. Если только осваиваете витис, то лучше для начала пройтись по туториалам с офсайта для освоения продукта. Вивады 2020 это промежуточные версии новой платформы витис и не лучшего качества - если у вас нет к ним никакой принципиальной привязки по купленным ядрам, то лучше перейти на последнюю 2021.2.

К сожалению (или к счастью) есть такая особенность работы jtag - поэтому я и предпочитаю грузить проект при чистой флэшке. Так же может быть и другая проблема - невозможность реинициализировать ядра в плис после того как их уже настроила программа из флэшки - в частности это актуально для ядер на хлс.

Самый правильный вариант это стереть флэшку, особенно если к цинку подключен еще ряд чипов, реконфигурация которых не всегда однозначна. Запуск прошивки по jtag на не инициализированной ранее плис с периферией будет практически идентичен загрузке этой прошивки из флэш.

При отладке 7х цинков с сдк сначала загружается плис (можно отдельной командой из меню или включить галку в конфиге отладки), затем по команде начала отладки запускается скрипт конфигурирования проца (аналог работы фсбл-а) и далее уже запускается ваш код. Инициализация проца перед загрузкой плис не нужна, но она обязательно нужна (после или до по вкусу) если в плис используются такты с проца - без запуска скрипта инициализации или фсбл их не будет. Можно так же загрузить код в проц во внутренней памяти без запуска скрипта инициализации, но тогда вся периферия будет отключена и фактически можно будет только пошагово пройтись по строчкам кода. При загрузке с флэшки сначала загружается фсбл в проц и инициализирует периферию проца, затем фсбл грузит плис и напоследок загружает и запускает штатный процессорный код.

Analog Device для своих чипов в либах с примерами на гитхабе дает какую то самопальную реализацию интерфейса JESD - может вам и это сгодится нахаляву https://github.com/analogdevicesinc/hdl/tree/master/library/jesd204

Какие "доки" - там эклипс на яве и куча исходников, скриптов, данных и т.п.

Про размеры последней вивады писал в ее теме: В 2018.3 SDK занимает 8 Гб, а в 2021.2 Vitis (ex SDK) - 63 Гб, из которых 40 в папке aietools - велика тяжесть искусственного интелехту

Судя по файлам вивада активно использует яву, а сдк и хлс сделаны в эклипсе, который то же на яве крутится. Попытки найти что то по ускорению явы ничего особо обнадеживающего не дают. Лучший вариант советов имхо тут https://bukkit.ru/threads/uskorenie-raboty-java-argumenty.111538/ Может у кого то уже есть реальный опыт "разгона" явы для вивады и/или эклипса на основе подобных советов?

Или как написали выше включить в настройках проекта сжатие или добавить в констрэйн-файл проекта строчку: set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]

Качал последнюю старым FlashGet 1.9.6 - качает в одну трубу, докачка есть - на ночь отключал пк, а на следующий день пришлось получать ссылку по новой - докачал и мд5 сошлась.

Попробуйте взять их из штатных ядер в вашей версии вивады и добавить в ваш проект ядра хлс - штатные ядра синтезируются тем же компилятором хлс - может и прокатит.

Это не "отсутствие библиотек", а косяк с мэйкфайлом - судя по скрину (старая иконка) вы используете ядро сгенерированное в более ранней версии хлс - его нужно перегенерить в хлс соответствующей версии (2021.1). Файл xsa это обычный zip - его можно открыть в архиваторе и посмотреть наличие драйверов. Обязательно перегенерить ядра хлс при смене версии вивады нужно в 2х случаях - в ядрах используются вычисления с плавающей точкой и ядра используют axi_lite для передачи параметров (для них генерится драйвер для сдк) - в обоих случаях возникают ошибки при сборке проекта в виваде - в 1м в имплементе, во 2м в сдк.