fguy

На форуме уже описано как качать с xilinx в новых реалиях - при хорошем инете файл с офсайта на 100 Гб можно забрать за пару часов.

А с чего вы взяли что он должен увидеть вашу флэшку? Вы поставили контролер qspi по произвольным адресам, а что там прописано в u-boot смотрели? u-boot грузится вместе с плис, т.к. должен быть интегрирован в лмб память микроблэйза - все остальные загрузки делаются уже софтово микроблэйзом. Если есть сомнения в работе ядра qspi, то запустите на микроблэйзе тесты флэшки из исходников этого ядра.

Что бы микробэйз использовал ддр необходимо разрешить его использовать под нужный сегмент в линкерскрипт, а для нормальной загрузки микроблэйза из бит-файла этот сегмент не должен быть инициируемым при загрузке. Лвип кушает много памяти и ему нужно урезать аппетит в настройках бсп - минимум что получалось это вогнать его в 128-256 кбайт брам-а для микроблэйза. Для артикса что бы не тратить брамы и не париться с ддр делали свой микро-стэк с поддержкой arp, ping и udp - это без проблем влезает в 64 кбайта и за глаза для задач управления ядрами в плис с микроблэйза.

Для сабжа вышел Update 1 на 26 Гб...

только для синтеза - симуляция не поддерживается https://support.xilinx.com/s/article/000035106?language=en_US

Тоже не понял - решил что это фсбл, но в репе фсбл-ы никуда не делись - я уж перепугался. https://docs.xilinx.com/r/2022.1-English/ug1273-versal-acap-design/Classic-SoC-Boot - какой то хитрый бут для версалей

Тут уже была тема с обсуждением как скачать - если коротко - для опенвпн ищем заграничный халявный впн, на одноразовую почту делаем аккаунт на кзаленс типа в прибалтике с похожими на правду адресами и телефонами, получаем подтверждение на почту, входим с новым акком и получаем ссылку - качаем без впн-а, если не успели вытянуть за 24 часа повторно получаем ссылку и докачиваем. Через ростелеком сейчас тянет в среднем 4.5 Мбайта/сек.

Хорошо так подрезали: The Classic SoC Boot flow has been moved to limited access to ensure potential designs match the solution capabilities – please contact [email protected] to request access.

Похоже что стм-линк и Xilinx Platform Cable USB II сидят на всеми любимой фт-шке, но каждый по своему и при совместном использоании тошнит чаще всего xilinx. Мне помогает чистка стэка конектов юсби с помощью usbdeview и ребут.

И это нужно будет повторять после каждого синтеза или настройки для ядер можно сохранить в констрэйнах? Эх, еще бы и время на все это давали...

Я же писал вам примерное содержимое проекта, а вы опять притягиваете задачу за уши к удобному решению. Даже интересно стало - каким констрэйном можно загнать бпф в такие рамки? Можно пример? Ну вы же намекаете на мой дизайн, а он исключительно в БД.

Все точно так же - ничего не выдумываю и не упираюсь в даташиты. БД ничего большего чем вы в вхдл не придумывает - все ровно так же и не прибавляет никаких доп довесок с тормозами. Вы "мамой клянетесь" что разницы между 1 и 5 нет?

Тем кто сейчас работает с версалями я точно не завидую - последние вивады пошли в разнос, хлс выдает неработоспособные ядра, пересборка старого проекта выдает "труп". По опыту артиксы натуральное дно - с грехом пополам дсп с флоат на 100 МГц, на текущие хотелки хватает и 7-х цинков от 30 до 100 - там бпф-ы 8к флоат разводятся без доп "заклинапний" и на 350 МГц, а встроенный проц экономит кучу ресурсов. Ультра кинтексы (без+) на поверку в плане разводки оказались не намного круче - даже офсайт говорит всего о 20% прибавки - по факту в большом проекте те же 350 МГц. Смысла лезть в + просто нет - те же UZ+ конечно интересные, но отладка проца на них сплошной кошмар - пока сдк загрузит проект можно не раз решить что все зависло. Опять отдельный конь в вакууме - вы соберите реальный проект с кучей всяких ядер - тогда и будете хвалиться.

Ну слепите по быстрому не в БД на 200й артикс (-1) дсп проект с микроблэйзом, ядром ддр3 и 5ю ядрами бпф 2к с флоат что бы работало выше 100 МГц и не рассыпалось при разводке. Интересно даже какие констрэйны могут заставить разводчик не разваливать штатные ядра бпф по таймингам?

Я же написал - матрица процессоров - это не плисовая часть. Поэтому ее и добавили что плисовой части до гигагерца как то не светит несмотря на все усилия. Если один проект "дизайнить" целый год то работодатель может и не оценить ваши три тома рукописи с констрэйнами на каждый триггер - они ему уже будут не нужны к тому времени. Поэтому приходится делать быстро на штатных ядрах + связки на хлс. Да и плисы уже не те что 20 лет назад.

Это если вы возьмете один умножитель в вакууме и то не факт, а в реальности на артиксе даже микроблэйз выше 100 МГц не работает, не говоря уже про бпф-ы с плавающей точкой.

Это почти дно - хуже только спартаны. Берите US+ - нанометров меньше, а кол-во дсп и частота больше, а еще лучше версаль - там есть и дсп и альтернатива - матрица процов - и частота выше (1 ГГц) и разрядность. Другой путь - оптимизация алгоритмов обработки.

Это конечно классно, но опять же применительно к хлс штатных средств для их формирования до сих пор нет, хотя Xilinx такие ядра плодит уже давно. Можно конечно и ручками по образу и подобию штатных, но есть еще одно но - при этом ядро компилируется (из си++ в вхдл) на этапе синтеза всего проекта и результаты не видно - что там выдал компилятор - уложились ли в пайплайн, тайминги и не наплодил ли он еще каких шин (легко может).

Даже имея только свою базу модулей пришел к выводу что единый репозиторий ядер на все проекты это зло - в т.ч. по указанной причине. В каждом проекте создаю отдельную папку с ядрами и правлю их под конкретный проект. В отличии от того же гитхаба где можно указывать ревизию включаемого компонента из другой репы в виваде привязка к ядру идет исключительно по имени. Так же вивада постоянно норовит обновить ядро на более новую ревизию в репе, т.ч. каждому варианту нужно присваивать новое имя что ведет к полной неразберихе в общей репе - что это за "бис с педалью" и от какого он проекта. А в хлс кроме различий по тексту есть еще и различия по целевому чипу и частоте работы что еще больше добавляет бардака в общей репе.

Agilex это уже не чистый FPGA, а в терминах Xilinx это уже SOC (как Zynq - FPGA + ARM). Versal по факту тот же SOC с добавленной матрицей процов, которая может молотить поток и на 1 ГГц, чего в плис по факту так и не достигли.

Если короче то интел/альтера выпустил аналог версаля. Не очень понял что они имеют ввиду под "тензорным блоком". Тенденция на встроенные контролеры ддр имеет место в обоих компаниях, что и понятно - ддр контролер на логике плис отжирает кучу ресурсов и практически не прогрессирует за все время жизни плис - поддержать какой то более новый тип ддр он все равно не сможет.

Вышло обновление 2022.2.1 - всего каких то 8.65 Gb (точка стоит правильно).

Судя по описанию там опять какой то урезанный чип (XCU26) несовместимый с основной линейкой. Его емкость заявлена 1030K/2059K/1320 (LUTs/Registers/DSP slices) - аналог по ресурсам плис VU23P. 2 полные банки ддр 4 на плис это уже хорошо для всяких обработок. Имхо самая большая проблема будет с софтом - поддержку дадут для последних вивад, а там одна печаль. Тот же хлс испортили еще опосля 18.3. Обе вивады сего года развели мой тестовый проект до нерабочего состояния и разбираться чего там еще напридумывали индусы желания нет. Новые чипы конечно интересные, но вивада сводит их в никуда.

Хоть что-нибудь исправили или все такое же глюкалово?

Заведите акк на гитхабе и ищите там по alinx и axu2cgb - есть и даташит с описанием интерфейсов, схематик и другие полезности https://github.com/AXU2CGB