Shivers

В вопросе содержится ошибка - Cadence Encounter (Innovus) - часть цифрового маршрута. Аналоговая схематехника, это другой тул кэденса - Virtuoso. В РФ есть кафедры, где проводится обучение при поддержке Cadence. Такие кафедры есть в МИЭТ (Зеленоград), МИФИ, и возможно еще где то. Вероятно, есть аналогичные кафедры от конкурентов - Synopsys и Mentor, но я про них не слышал. Альтернатива - пойти работать в профильный дзайн центр, где и научат. Ну и если не жаль денег, можно пройти эксклюзивные тренинги у консультантов кэденса - в РФ, либо существенно дороже и на английском - в Европе.

Нормальный код, хотя обычно нижние две строки опускают как само собой разумеющееся Это кривой код, поскольку производится два параллельный присваивания. Компилятор на этот код должен вывалиться с ошибкой. Именно потому, что в железе триггер сохраняет свое значение. Об этом уже писали выше. Тул понимает определенные конструкции языка как триггер, а определенные как латч. Этого достаточно, чтобы хорошо писать RTL. При этом язык позволяет писать и какие то промежуточные конструкции, трактовка которых разными тулами заранее неизвестна. Но зачем это делать? Если ваша цель - железо, то пишите как правильно. Или Вы пишете диссертацию на тему как получить проблему из ничего? Про "способ защиты от латчей" вообще очень странная фраза. Если использовали конструкцию триггера - будет триггер, если описали латч - будет латч. А если в коде нечто непонятное, то нужно не от латчей защищаться, а брать и читать учебник.

Коллеги, есть такой сайт, либген (libgen.io в данный момент, но периодически меняет домены), где лежат книги, статьи и т.д. Я когда что то ищу, лезу сначала туда. И вам советую )

У меня нет возможности выложить флоу, поскольку придется вычищать 99% текста (NDA). Если кратко, то нужны всего две команды configure и characterize , а затем можно выписать модели model -create_new_model -timing -power -verilog -lib_name ${LIBNAME} -output ${LIBNAME} и при желании сделать репорт: generate_datasheet -operating_condition "${env(CORNER)}" Но перед этим кодом делается огромная куча всевозможных настроек вроде порогов, шага таблиц и т.д. Все настройки делаются через задание соотв. переменных. По поводу DC/ICC/Formality/Genus/Innovus и т.д. - либерти формат он и в африке либерти формат: есть мануалы с описанием всех возможных конструкций языка, типов арок и т.д. Если библиотека написана без ошибок, тул ее прочитает. Впрочем, это еще не значит, что все арки будут использованы тулом - STA отдельная песня. Если хотите разобраться с характеризацией, то надо читать формат либерти и изучать STA, поскольку это два звена одной цепи (почитайте к примеру эту статью https://habrahabr.ru/post/273849/ ) Но когда Вы все это прочитаете, то поймете что и без SiliconSmart сможете обойтись, хотя он сильно упрощает жизнь. С другой стороны, если с либерти и STA не разбираться, то врядли вы SiliconSmart правильно настроите, поскольку он выписывает ровно то, что у него простят. Т.е. надо точно знать, что хотите получить в результате; волшебной кнопки i_win в этом туле нет.

Синопсис купил этот тул несколько лет назад. Я им пользовался пару раз, но за основу брал уже готовое флоу, настроенное другими людьми. Есть скрипт инициализации, который содержит пороги, юниты, шаг параметров LUT, и т.д. - все это идет потом в шапку библиотеки. В качестве исходных данных нужен cdl ячеек, и их функциональное описание во внутреннем формате SS: триггер, clock_g, логика и т.д. (можно задавать просто таблицей истинности) . На основе описания формируются функции и арки элементов для наполнения либерти-моделей. SS каждую арку моделирует внешним вызовом спайса (нужно подключить соотв. лицензии). SS хорош тем, что его можно запускать в кластере. На выходе - верилог, и либерти. Я бы посоветовал почитать референс флоу. У синопсиса всегда были хорошие мануалы, по сравнению с тем же каденсом. Правда, SS - не совсем синопсис, как я уже писал, и флоу довольно корявое, на мой вкус. Если моделировать не много (пара-тройка ячеек), то можно попробовать провести характеризацию вручную: сделать батч-файл и моделировать на спайсе все точки LUT для каждой арки. В принципе, все что делает SS, это готовит батч-списки для запуска спайса, затем парсит логи и выписывает либерти. Ничего волшебного.

Некорректно выразился. Согласно википедии, MII / MII-2 / RGMII - это интерфейс соединения MAC и PHY уровней эсернета. Примерно то же самое что PIPE у PCI-E, но с той разницей, что у эсернетовских чипов как правило наружу торчит именно MAC, т.е. этот самый MII / MII-2 / RGMII. Думаю, топикстартер об этом и спрашивал - о выходном интерфейсе MII / MII-2 / RGMII, либо сразу tx/rx.

У эсернета физ уровень MII / RGMII называется, его обычно в виде отдельного чипа реализуют, и только в некоторых случаях - интегрально.

САПРов синтеза не так много. Есть у Synopsys (Design Compiler), есть у Cadence (Genus / RC), у Ментора - Oasys. Их лицензии исчисляются десятками-сотнями тысяч баксов в год (ломаные есть и в местных закромах). Бесплатные/фриварные синтезаторы тоже вроде бы есть - ищите темы по бесплатным тулам. Есть еще бесплатный синтезатор для математиков Espresso, который минимизирует функции без учета логического базиса, но его будет тяжело приспособить для проектирования схем. Библиотека предоставляется фабрикой (завод, где Вы собрались микросхему выпускать), и поставляется комплектом из всевозможных форматов (поведенческое описание, спайс-нетлист, геометрия, топология и т.д.). Библиотека содержит все что нужно для проектирования: логику, триггеры, иногда защелки, клок-гейты, диоды и т.д. И в большинстве случаев, она тоже стоит денег.

Есть три варианта получения нетлиста: 1. написать RTL (описание поведения) на VHDL/Verilog, а затем синтезировать в отдельном сапр - об этом писал zzzzzzzz. 2. второй по извратности вариант - сразу ввести схему в текстовом редакторе (формат - структурный верилог, он же - нетлист), как в посте yes. 3. самый хардкор - есть умельцы, которые используют ORCAD старых версий: рисуют схему в графическом редакторе печатных плат с использованием элементов библиотеки, а потом используют опцию - выписать нетлист. Во всех трех случаях необходимо сначала раздобыть библиотеку элементов, о чем и написал zzzzzzzz.

Полагаю, им нужен специалист для утряски проблем с аутсорсерами, поскольку сами они ASIC делать, судя по вакансии, не собираются. А значит, им нужна нянька для лечения детских проблем и развенчивания иллюзий. Учитывая, что они не просто закоренелые ПЛИСоводы, а еще и с учеными степенями (смотрят на мир сверху), я даже не представляю, кто возьмется за 80-130тыр помогать реализовывать их VHDLные фантазии в кремнии. Как говорится, ищут волшебника, а получат сказочника. Сказочники потянутся точно - это я предупреждаю топик стартера.

Так вам какой схематехник нужен в результате - платки рисовать, ртл для ПЛИС писать, или, может, аналоговые блоки или бэк-енд для СБИС?

Особо ничем помочь не смогу, но дам пару советов (как набивший шишек в схожей ситуации): 1. Сначала нужно найти уже выпускаемый чип (в данном случае на ядре microAptiv) с DSP дополнением, и сдирать всю ISA с него. В противном случае останетесь без тулчейна. 2. У мипсов есть такое расширение инструкций как MIPS DSP Application Specific Extension (ASE) разных ревизий, и на каждое есть свой Programmers Manual - оттуда вытаскиваются коды и описания инструкции. Поэтому сначала гуглите выпускаемый чип (чтобы можно было собрать тулчейн), смотрите его ревизию ASE, качаете соотв. Programmers Manual и копируете оттуда инструкции в свой MIPSFPGA.

Я писал про частоту логики на ячейках. Покупной Hard-IP (PHY или ADC, к примеру) испортить практически нельзя, а вот что касается Soft-IP, то как эти блоки спроектируют, такая частота и будет. Даже если продавец клянется, что его Soft-IP будет работать на заданной частоте, это еще не значит что заданную частоту сможет вытянуть нанятый Вами проектировщик микросхемы. Поэтому имеет смысл смотреть портфолио - с каким технологиями аутсорсер работал, и какие частоты выжимал. Чтобы потом не было неожиданностей вида: Вы деньги заплатили в расчете на 250 МГц, а через пол года Вам говорят, что выше, скажем, 100 МГц чип работать не будет.

На либгене посмотрите

С нашими скорее всего не получится, или будет очень дорого: как уже писали выше, нужно покупать кучу импортных IP-ядер (своих в РФ пока нет), которые в РФ могут вообще отказаться продавать из-за санкций. В этой связи проще заказать целиком аутсорс где нибудь за пределами РФ. Кроме того, уровень отечественных дизайн центров очень и очень низок. С интерфейсами, которые Вам нужны, в РФ проектировали микросхемы буквально 3-4 конторы, которые очень наврятли заинтересуются этим проектом. Есть и мелкие дизайн центры, но они даже близко такой проект не потянут. К примеру, двумя постами выше пиарили ЦР, но у них что ни проект, так частоту выше 100 МГц вытянуть не могут. Как они будут делать PCIE? Вот-вот. В остальном тоже соглашусь с предыдущими авторами - если у Вас нет заказа на сотни тысяч микросхем, и финансов в размере пары лимонов $, думать об эсике смысла нет никакого.

Я тоже считаю, что мипс -в топку. Но пока вот снова предлагают изучать мипс https://habrahabr.ru/post/304612/ Некто Панчул и некто Тимур Палташев собираются прочитать курс лекций по той же тематике, правда не безвозмездно. Имаджинейшн, судя по всему, уже не до спонсирования образовательных программ.

Подробнее о чем? О русском переводе Харрис&Харрис? Книгу можно скачать с сайта имаджинейшн ( https://community.imgtec.com/downloads/digi...ussian-edition/ ) или напрямую здесь http://easyelectronics.ru/files/Book/digit...translation.pdf

По словам знакомых, лицензия на Ниос (для эсика) стоит дешевле, чем арм, гайслер, мипс или отечественный кролик. О покупке договариваться надо с Альтерой ессно, но можно и посредникам переплатить (раньше Точка Опоры была, сейчас не знаю кто).

Это соц. сеть, отчасти конкурент Linkedin. Но если Linkedin предназначен в основном для поиска работы и деловых контактов, то Researchgate это площадка для ученых, позволяющая выкладывать в бесплатный доступ свои статьи и считать рейтинги. Если там зарегистрироваться, то действительно, можно скачать некоторые статьи прямо со страниц авторов. И это будет легально, в отличие от сай-хаб. Другого резона регистрироваться на RG нет.

Смысл такой, что чем больше оборудования, тем больше вероятность отказа. А чем больше отказов, тем ниже надежность. В то же время, мажорирование увеличивает толерантность схемы к отказам, и растет рад стойкость. Не являюсь даже близко специалистом в этой области, объяснил своими словами. Лучше спрашивать не здесь, а напрямую у специалистов: ищите научные статьи по теме, и пишите авторам. В РФ специалистов очень много.

Софт не обязательно покупать. Все что нужно, это бесплатный Altera standalone programmer. Пишете тест на языке JAM. Устанавливаете, мэппите байтбалстер (можно работать даже по сети) на один из виртуальных RS-232 портов, запускаете консоль DOS (или linux), и в ней запускаете EXE-шник jam-player-а с указанием порта и исполняемого JAM файла. Итого, байт-бластер -почти бесплатно, Altera standalone programmer бесплатно, тест написанный в нотепаде - бесплатно. Таким макаром можно очень и очень сложные вещи делать, хотя язык JAM очень примитивен и весьма ограничен в возможностях. У меня кроме тривиального теста паек получалось читать NOR и даже NAND FLASH. Самое главное - это иметь описание всех микросхем в цепочке в формате BSDL.

Я не аналоговик, но советую поглядеть здесь: http://www.design-reuse.com/sip/rf-modules...amp;x=8&y=9 Выбираете что нужно, затем тех. процесс и фаб. И смотрите что уже есть из готового.

Вводный курс по устройству микропроцессоров, хорошее дополнение к Харрис&Харрис. На мой вкус многовато слэнга, но в целом очень доходчиво. https://www.youtube.com/watch?v=uf3p0owPcfQ https://www.youtube.com/watch?v=7aA6CTwnz7c https://www.youtube.com/watch?v=CGVC6km2zLI

Здорово, спасибо! Помогло. Про Process ерунду спросил, сорри. Забыл, что модели для разных углов есть.

Еще вопрос. Питание я задаю в amscf.scs с помощью конструкции amsd{ ie vsup=1 } А как задать температуру? И можно ли как то менять Process?