Shivers

Да даже если питание падов подается с задержкой, проблем все равно не должно быть. Стечет немного по ESD, делов то - там сопротивление килоОмы. p.s. Разве только с уровнем сигнала 5В могут быть проблемы, поскольку пады 3.3В (и транзисторы внутри 3.3В). Но маловероятно, что пробой будет.

Здесь нужен счетчик с разрешением счета и сбросом. Условие счета и условие сброса формируются из входных импульсов. К примеру A&!B - счет, !A&!B - сброс, A&B - сохранение результата в регистре.

Просто, надо time_report смотреть подробный, а не временные диаграммы. По поводу джиттера - есть куча причин, откуда он берется, кроме джиттера генератора. Клоковое дерево ведь не в идеальных условиях находится: шумы, наводки, просадка питания - все влияет.

У вас там констрейнт стоит derive_clock_uncertainty. Это значит, что вычисляется джиттер (дрожание фазы) клока. При анализе пути от inst0 до inst1 у запускающего триггера inst0 клок - запускающий, т.е. джиттер прибавляется (поскольку расчет идет на наихудший случай), а при анализе пути от inst1 до inst0 у этого же самого триггера клок - принимающий, т.е. джиттер вычитается (снова расчет на наихудший случай). Можно посчитать этот джиттер: (5,474-5,26)/2 = +/-107 пс.

При превышении потенциала на входе пада на ~1В выше напряжения питания, открываются диоды ESD защиты. Поэтому если питание на банк не подано (т.е. 0В), а сигналы на входе имеют высокий уровень (выше 1В), то защита начинает течь. Если такой пад один, то не страшно - ток маленький, но вот если их с сотню, то можно и сжечь плату/источник.

Мне вот интересно, где эти новые ПЛИС делать будут. Если на наших фабах, то циклона еще долго не будет (Cyclone 3 делался по 65нм), а если на забугорных, то это уже не будет отечественной ПЛИС, строго говоря. Второй циклон делался по 90нм - это теоретически можно делать на Ангстрем-Т, когда у них заработает эта технология, лет через н-цать.

Убедитесь только, что у Вас земля хорошая, иначе через ESD потечет.

В общем случае, пересинхронизацию делать не надо. Исключение - если оба клока (10 и 100) помечены в констрейнтах как асинхронные. В общем случае, малтисайклы тоже не нужны: пути на стыке доменов будут лимитироваться периодом быстрого клока. Исключение - если на стыке понадобился малтисайкл для каких то специальных целей.

Спасибо большое! График интересен, но не понятен. К примеру - что такое лямда-Т. Понял только, что это какое то время, но осталось загадкой, что за точка 0.69 лямда-Т, где все кривые сходятся. Еще непонятно, что такое R. Это вероятность работы без сбоев - чем дальше, тем ниже? В таком случае смущает, что после времени 0.69 лямда-Т любой (2 и более) резерв даст меньшую надежность, чем у одного канала. Это по теории так - резервирование дает бенефит только ограниченное время, а потом только вредит? Спасибо, разобрался.

По идее, если дублирование дает увеличение надежности в 1.4, а троирование в 1.7, то ближайшая формула - квадратный корень из числа каналов. Но почему и спрашиваю - хотелось бы взглянуть на готовую таблицу или формулу расчета, а не гадать, или разбираться с методикой. За ссылку на ГОСТ спасибо, но я пока не готов с ним разбираться. У меня просто казуальный интерес, касающийся проектирования интегральных микросхем для космоса. С одной стороны я в курсе, что почти каждый рад. стойкий чип делается с обязательным аппаратным резервированием (обычно троирование) и мажорированием. Один такой процессор стоит как новые жигули. С другой стороны, ходит слух что тот же Илон Маск положил болт на резервирование на уровне интегральной схемы, и в свои аппараты ставит обычную коммерческую ЭКБ, но с каким то чудовищным (10х, 40х ?)резервированием на уровне аппаратных блоков и узлов. В результате он здорово экономит деньги, а получает результат как минимум не хуже. Поэтому было бы просто интересно узнать (но не считать самому) - как увеличивается надежность при резервировании, скажем, 40х. Если извлечь квадратный корень из 40, получится 6 -что навряд ли (оборудования то стало больше в 40 раз!).

А есть какие то известные цифры, о связи между резервированием и увеличением надежности в аппаратуре, которые опубликованы, и на которые можно просто ссылаться, без собственного расчета? Я где то слышал, что дублирование повышает надежность в 1.4 раза, а троирование в 1.7. Но сам никогда не считал, не умею. Поэтому хотелось бы увидеть это в виде таблицы, включая четверное резервирование, восьмерное и т.д.

Сегодня как раз на почту реклама упала: BaySand - FPGA to ASIC Conversion, Multi Project Wafer, Low Cost SoC. Ссылку сами найдете, кому надо. Подозреваю, что таких контор много.

400к вентилей, это более чем достаточно. Автомат PCI примитивен, особенно если делать слэйв, и особенно - без блочных передач. Я бы скорее обратил внимание на то, что у новых ПЛИС может не оказаться выводов 3.3В (или 5В -смотря какая ревизия PCI), а использовать внешние шинные формирователи может оказаться не айс с точки зрения тайминга. Если ПЛИС такие уровни поддерживает, то нет проблем. 1) PHY для PCI? Смешно, там всего 33 МГц, можно сразу ПЛИС на шину ставить. Даже 15-20 -летней давности ПЛИСы держали PHY спокойно Может, Вы про PCI-E спрашиваете?

Может, у Вас мемристор получился? Его сопротивление как раз меняется во времени, в случае превышения приложенного напряжения выше некоторого порога.

Я думаю что в последних поколениях ПЛИС занялись улучшайзингом клоковых деревьев, и они усложнили схемотехнику ресурсов. Отсюда и "необычность" в схемах тактирования новых ПЛИС. К асинхронной схемотехнике это отношения не имеет, скорее всего.

Я так понял, по каким то причинам идея не прокатила, и теперь Ахроникс делает обычные ПЛИС. В асинхронном мире про них больше ничего не слышно уже несколько лет.

Тут много людей регулярно задаются тем же вопросом. Вот одно их последних обсуждений https://electronix.ru/forum/index.php?showtopic=139978 Сколько людей, столько и ответов на Ваш вопрос. Печатки, ПЛИС и микроконтроллеры - самое простое и ширпотребное, что есть в электронике, с самым низким "порогом вхождения". Расти есть куда, и в электронике и в программировании. Можно делать это целенаправленно, а можно просто искать новую работу, и смотреть что судьба подкинет. Очевидно только одно: если интересуют только деньги, то самый простой и верный путь это уйти в программирование.

Вот, на семивики запостили Seven Reasons to Use FPGA Prototyping for ASIC Designs

По поводу стиля верхнего уровня, кажется в мануалах DC что то сказано про это - есть какой то даже стандарт IEEE, согласно которому верхний уровень это wrapper, содержащий пады, PHY и верхний уровень проекта (core). Пока дизайн не готов, можете потренироваться на кошечках: где то в папке установки DC есть (раньше точно был) тьюториал с VHDL моделью риск-процессора, на которой предлагается освоить design vision. Дизайн содержит пару ошибок, но если их допилить, написать верхний уровень и вставить пады, то можно тренироваться дальше - вставлять DFT и т.д. p.s. чтобы проще было протаскивать сигналы, переходите на SV, там есть т.н. интерфейсы. Правда, это ни разу не наглядно, на мой взгляд. И, если не ошибаюсь, раньше модуль лицензии DC для работы с SV стоил отдельных денег.

А Вы пробовали так делать? Цитата из мануала говорит что 1) должны быть пады для всех портов 2) на каждый порт должен быть ровно один пад. Про иерархию в этой цитате нет ни слова. Сигнальные пады не хукапятся, тул сам их ищет. Очень сильная сторона DC по сравнению с тем же генусом, что DC может верилог для TAP+BSD выписать, а заодно топ-уровень со вставкой выше обозначенного. Чтобы это было красиво и корректно, надо чтобы пады были наверху, и чтобы в топе не было никакой логики. Другими словами, топ левел - verilog netlist. Я только с таким представлением и работаю. Но когда то делал эксперименты и с утопленными падами в иерархии, и вроде работало. Просто это очень криво, утапливать пады. Плохой стиль.

+1 Пришлось снижать тестовое покрытие (dont_touch на Tap и BS), поскольку после сканов check_bsd уже не проходит. Если кто знает лучший рецепт, мне тоже будет любопытно услышать. 2. можно. Они ведь через hookup цепляются. Тул сам пробьет иерархию к ним, добавив новые порты и провода Еще можно принудительно указать иерархию, куда располагать Тар и BS

Тоже искал в свое время, есть книга Introduction to Microfabrication Sami Franssila 2004 года (лежит на популярных ресурсах). В ней есть информация и по маскам и по литографии, и по всему процессу. Книга начального уровня, но требует определенных знаний из химии и физики.

ПО для ПЛИС ... что имеется ввиду? Первое, что приходит в голову - оболочки и инструменты для прошивки и диагностики ПЛИС. Нужно написать аналог QUARTUS II? Автор резюме как минимум некомпетентен, что бросает тень и на фирму работодателя.

Если бы речь шла не о коде Грея, а об обычных счетчиках, то для передачи из домена в домен пришлось бы делать сопроводительный хендшейк, поскольку иначе шина бы могла расползтись (имеется ввиду неодновременность приема значения шины из-за разброса задержек: часть переключившихся разрядов приняли сейчас, часть - в следующем такте). В отличие от обычного счета, Код Грея является противогоночным, поэтому можно просто всю шину пропустить через два триггера, и не бояться что она расползется. Но подтверждение приема все равно нужно, чтобы не передавать информацию (код Грея) быстрее, чем она может приниматься. Если нет подтверждения приема, то из-за разброса задержек в разрядах, код Грея на входе приемника может перескочить сразу через одно значение. Наверное, это и есть та проблема, о которой говорил топикстартер.

Несколько лет назад сталкивались с тем, что Quartus вставляет собственную логику в контроллер фифо, после чего фифо перестает работать. Название этой логики не помню, но она блокировала чтение из того же адреса, куда велась запись. О вставке этой логики была соответствующая строка в логе: inferred что там. Проблема вылечилась тем, что в настройках Quartus просто запретили вставлять эту логику. После чего все заработало.