gosha

Virtex4, Ise 10.1, Xilinx Core generator. На стадии map implementation проекта xilinx eth с rgmii выдаются ошибки: Ни как не могу понять причину, какие ограничения и для каких компонентов надо задать? Какие доп данные/ фрагменты кода/log нужно/можно привести? Пропадаю. Спасибо. #.ucf CONFIG PART = 4vfx60ff672-10; NET "CLK_I" TNM_NET = "CLK_I"; TIMESPEC TS_CLK_I = PERIOD "CLK_I" 125 MHz HIGH 50%; NET "PCI_CLK" TNM_NET = "PCI_CLK"; TIMESPEC TS_PCI_CLK = PERIOD "PCI_CLK" 35 MHz HIGH 50%; INST "*v4_emac" LOC = "EMAC_X0Y0"; # IDELAYCTRL location - must be same clock region as receiver IOs INST "*dlyctrl_0" LOC = "IDELAYCTRL_X0Y6"; INST "*dlyctrl_clk_0" LOC = "IDELAYCTRL_X1Y5"; # IDELAYCTRL location - must be same clock region as receiver IOs INST "*dlyctrl_1" LOC = "IDELAYCTRL_X0Y1"; INST "*dlyctrl_clk_1" LOC = "IDELAYCTRL_X1Y2" example_design.zip

Нужно собственно драйвер для работы с коркой из под ОС Linux и QNX 6 lдля x86 архитектуры). Корка на первом этапе будет прикручена к шине PCI hostPC. Соотв для опытов и тестов освоения нужен драйвер. Понятно, что драйвер придется немного переделать в части интерфейса с CPU hostPC по шине PCI. Но это сравнительно мелочи. В EDK нашел какой- то пример для Linux PPC, Linux Microblaze. sw/XilinxProcessorIpLib/drivers/temac_v2_10 К этой корке нужно прикрутить еще core_dma? Повторить все так- же, как это устроено в ML507 ? Для rsv: огромное спасибо на ссылку драйвер для QNX.

Спасибо. А какие- нибудь примерчики на "C" по работе с core? Пишут, что существует примерчик для LwIP. Только не могу найти. :(

Подск пож- существует ли пример Ethernet драйвера для Xilinx Tri mode Eth MAC? Для любой ОС. Предпочтительнее Linux или QNX. Можно ли его где- то скачать? Спасибо.

По-советуйте симулятор, в котором можно прогнать BIOS для x86 (CoreDuo)

Нужно ли 2 раздела? Делал: mkfs.jffs2, - создание образа файловой системы потом nandwrite - запись его на nandflash. потом mount -t jffs2 /dev/mtdblock0 Завести пользователей и назначить им квоты. Запускать приложения от имени пользователей. Писать данные в каталоги пользователей.

Я думаю, надо ставить xp. - В dll нет требуемой ф-ии. Если машина слабенькая, ставить windows flp. Это xp sp2 http://ru.wikipedia.org/wiki/Windows_Funda..._for_Legacy_PCs

По экспериментам, на прирост производительности м.б. более сказывается объем кэш процессора. Ну и частота системной шины и sdram.

Есть cast sdr sdram контроллер. Если поможет...

А катринку, как синтезировалось (tehnology schematic) - можно приложить? B ключи (опции) синтезатора?

А в ActiveHDL 8.2 spartan_2 в design_flow отсутсвует только у меня? Или что я мог сделать не так?

М.б. Только, imxo, установка того sp1, что на ftp как отдельный файл, губительно сказывается на работе ActiveHDL. Если скачать с сайта Aldec билд 1986.SP1.35.3497 (а не с ftp), и доставить только update_3 - библиотеки также подцепляются ok? Также update1 и update2 имеющиеся на ftp, отсутсвуют на сайте Aldec.

На сайте xilinx их уже нет. Поставил ActiveHDL 8.2. Там тож - только spartan3. Спасибо.

Как я понял, надо правлильно ставить ActiveHDL 8.2. Необходимо ставить только те обновления, которые присутствуют на сайте Aldec. http://support.aldec.com/UpdateCenter/ Ставим: 1. main ActiveHDL8.2_main_installation.exe 2. Active-HDL8.2Update3.exe Ставим библиотеки: XilinxVerilogLibrariesISE11.3forActive-HDL8.2.exe XilinxVHDLLibrariesISE11.3forActive-HDL8.2.exe и.т.п .... Все остальное (типа SP1) НЕ ставим. Т.к. этого нет на тек момент на сайте Aldec. Существование SP1 для ActiveHDL 8.2 на сегодняшнюю дату не афишируется на сайте производителя. Все замечательно работает.

При синтезе ли implementation? При синтезе в схему включается черный ящик. При implementation, ngc подцепляется вместо черного ящика.

Подск пож. - есть ли где/у кого описание команд ОСРВ Багет - (те, которые набираются из командной строки) Спасибо.

Sp2 для Active_Hdl 8.1. После установки, Active HDL не запускается: Точка входа в процедуру ?SavePreference@ffc@@YAXXZ не нейдена в библиотеке DLL ffd.dll Ставил поверх sp1 и сразу - не помогает. sp1 ставится и работает ok.

Запас по времени - это перекосы сигнала? Т.е.: задаем в .ucf допустимые перекосы, и смотрим timing analyser ? OFFSET = IN 7 ns BEFORE "clk_16MHz" ; OFFSET = OUT 7 ns AFTER "clk_16MHz" ;

xc2s200, шина адреса. данных, управления: начиная с каких частот рекомендуется использовать iob ?

Дык на rapidshare бы сначала искать ? http://4rapidshare-files.com/search-rapids...p;search=Search

Телепаты ? В чем неуспех (что происходит)? Вероятнее всего, ему не хватает библиотек. Напр., установлены пакеты ли tcl, motif ?

В чем неуспех сборки? - Log сборки в студию. libusb-dev установлены?

Подск пож. проект реализации ps2 i8042 контроллера клавиатуры (полный аналог) на vhdl/ verilog

Спасибо. Как я понял: - для передачи одиночного сигнала через временной домен, на приемной стороне необходимо ставить 2 последовательных D триггера (на передающей 66MHz стороне длина имп- не менне 3 такта clk 50MHz?). - для передачи слов данных - использовать FIFO ise_core_generator, которое использует код грея для счетчиков wr_fifo_adr/rd_fifo_adr адресов. - сравнением кодов грея wr_fifo_adr/rd_fifo_adr, ip_core вычислет флаг fifo_empty. Это так?

http://www.fpga4fun.com/PWM_DAC.html