gosha

М.б. при инсталляции переменная $XILINX_DSP не туда установилась? http://www.xilinx.com/support/documentatio...1/sysgen_gs.pdf page 21 и далее

Это компаратор -> D триггер "start" И схему в студию.

У меня в debian stable lenny никаких изменений переменных не потребовалось.

Поспешил. Поставил http://packages.debian.org/lenny/libmotif3 и все запустилось - только окно pace появилось через 5 секунд.... http://www.xilinx.com/support/answers/20944.htm

Как выше сказал Max, вероятнее всего, Вы использовали лицензию не с местного ftp. Также отправил личное сообщение.

А что у Вас с переменной окужения: Мой_компьютер-> Свойства-> Дополнительно-> Переменные _среды-> SYNPLCTYD_LICENSE_FILE ? Ваш host_id и файл лицензий в студию.

Xilinx Ise + linux + usb platform cable? Собрал и установил, загрузил insmod драйвер xpc4drvr.ko. Impact cable setup не находит кабеля в выпадающей вкладке порт. Как победить? Спасибо.

change name *.vp to *.v , then compile with verilog_decry ? change name *.vp to *.v , then compile with verilog_decry ?

linux. Xorg. драйвер siliconmotion.so Видеочип lynx3dm+. Имеется исходные тексты xorg видеодрайвера для i86 архитектуры. Имеется linux fbdev драйвер того же чипа. Процессор в машине не intel & big endian. Xorg при использовании linux fbdev драйвера работает ok. Xorg при использовании xorg драйвера, xorg работает, но портит цвета (отсутсвует big <->little endian преобразование). Исходные текты драйвера мало понятны вследствии отсутсвия знания, что должна делать та или иная ф-я. Требуется скорректировать исх.тексты xorg драйвера. Подск пож литературу, позволяющую понять, что должно происходить, например, в ф-ии "CPUToScreenColorExpandFill", "Mono8x8PatternFillRect" и пр. Это в спецификации directx, opengl? Ткните пож. носом в учебник. Т.е. мало понятны какие ф-ии 2D ускорения драйвер должен предоставлять xorg-серверу и что в этих ф-ях должен делать. Пропадаю.

http://upload.caxapa.ru/decry_vhdl.zip Или выкладывай synplify проект- попробуем распаковать.

Подск пож схемку (openproject/appnotes) pci ацп платы на основе dsp. Спасибо.

ищется тестбенсч: (i2c_slave + датчик типа ad_7416). Такое есть готовое или придется писать ad_7416 и прикручивать к i2c_slave? И, вероятнее всего, что самодельное будет менее приближено к реальности, чем что- то уже готовое.

Пользовал проект с opencores (wb <-> pci). Работает стабильно (по работе замечаний нет). Производительность не оценивалась.

Подск пож. существуют ли vhdl/verilog готовые модели i2c какого- нибудь i2c термодачика или придется писать самому? Спасибо.

М.б. Но делают их на power_pc, intel itanium ... Пример несовместимого суперкомпьютера в студию.

Если это опять ни с чем ни совместимый Проц (intel/arm/sparc/mips/sh).... - Вероятнее всего, это малоперспективно, но с гораздо бОльшей защитой от вирусов. Все нииокр хороши (даже безрезультатные), если оплачиваются. Впрочем, если они сделают двоичную трансляцию ... http://www.mcst.ru/b_13.shtml Из слабенького Эльбрус 90 микро можно хоть что сделать, хоть многопроцессорный выч комплекс, хоть кластер, хоть кпк- т.к. туда ставится linux, solaris, qnx и все идущее на sparc v8, v9.

А Вы все нужные sp установили? http://www.xilinx.com/support/download/i101winsp.htm

Ура. syn_useioff + EQUIVALENT_REGISTER_REMOVAL работает.

У нас 10.1. sp3 установлен. 10.1 update не установлен. Все работает. М.б. зависит от типа мелкосхемы. Различия в log сборки обоими ise в студию. Где-то читал, что занимать мелкосхему более чем кажется на 85% может привести к тому, что разводка оказажется сложным для разводчика. Ему и пректу будет нехорошо. И этого следует избегать. Под linux проект навигатор действ иногда падает при ошибках в проекте.

Дополнение: 64 триггера dat_oe на этапе синтеза synplify оставляет. На этапе implementation, ice 64 триггера dat_oe оптимизирует в один. И, соотв., 1 триггер не может быть в 64 iob одновременно. Как победить?

Похоже, что в iob сигналы размещаются, если в модуль верхнего урованя вывести dat_o, dat_oe, и там сделать bufif0 dat_buf[31:0] (dat, dat_o, dat_oe). Причем именно bufif0. И наверх вывести 32 сигнала dat_oe. Обязятельно ли выходные буфера размещать в модуле top (vhdl/verilog)?

synplify 9.6 используется для синтеза. ise 10 implementation. virtex 2 pro. В схеме iob 2 триггера присутствуют: для oe и data. ise триггер sdram_dq_out размещает в iob. ise триггер sdram_dq_en не размещает в iob - как победить? Спасибо. module top ( .... inout [63:0] sdram_dq; wire [63:0] sdram_dq, sdram_dq_o, sdram_dq_oe; bufif0 sdram_dq_buf [63:0] (sdram_dq, sdram_dq_o, sdram_dq_oe); memory_hub memory_hub_insertion (.sdram_dq_i(sdram_dq),.sdram_dq_o(sdram_dq_o),.sdram_dq_oe(sdram_dq_oe)); ..... entity memory_hub is port( sdram_dq_i : in std_logic_vector(63 downto 0); sdram_dq_o : out std_logic_vector(63 downto 0); sdram_dq_oe: out std_logic_vector(63 downto 0); signal sdram_dq_out : std_logic_vector(63 downto 0); signal sdram_dq_en : std_logic_vector(63 downto 0); attribute syn_keep of sdram_dq_en : signal is true; attribute syn_keep of precharge_enable : signal is true; attribute xc_props of sdram_dq_en : signal is "IOB=TRUE"; attribute xc_props of sdram_dq_out : signal is "IOB=TRUE"; ................................. sdram_dq_o <= sdram_dq_out; sdram_dq_oe <= sdram_dq_en; process (wb_clk) begin if (wb_clk'event and wb_clk = '1') then if cmd_write then sdram_dq_out <= sdram_di; precharge_enable <= false; sdram_dq_en <= (others => '0'); else sdram_dq_out <= sdram_dq_out; sdram_dq_en <= (others => '1'); precharge_enable <= true; end if; end if; end process; Maximum Data Path: memory_hub_insertion/precharge_enable to sdram_dq[55] Location Delay type Delay(ns) Physical Resource Logical Resource(s) ------------------------------------------------- ------------------- SLICE_X50Y21.YQ Tcko 0.419 sdram_dq_oe[0] memory_hub_insertion/precharge_enable J29.T1 net (fanout=68) 6.397 sdram_dq_oe[0] J29.PAD Tiotp 3.031 sdram_dq[55] sdram_dq_iobuf[55]/OBUFT sdram_dq[55] ------------------------------------------------- --------------------------- Total 9.847ns (3.450ns logic, 6.397ns route) (35.0% logic, 65.0% route) -------------------------------------------------------------------------------- Slack: 8.047ns (requirement - (clock arrival + clock path + data path + uncertainty)) Source: memory_hub_insertion/precharge_enable (FF) Destination: sdram_dq[53] (PAD) Source Clock: PLL_XC_H_c rising at 0.000ns Requirement: 20.000ns Data Path Delay: 9.577ns (Levels of Logic = 1) Clock Path Delay: 2.376ns (Levels of Logic = 2) Clock Uncertainty: 0.000ns iob.pdf

А если заявить что то типа- применяем xilinx с последующим переходом на заказную БИС?

Встречный вопрос: какой частью iob может управлять данный параметр? http://www.xilinx.com/itp/data/alliance/dsu/fig6.htm Как я понял, ise проводит проверку только, что в одном банке все указанные в .ucf iopad имеют одно Vcc; М.б. вычисляет задержки и пр...

При инсталляции ice 10.1(даже без service pack), должно появляться окно с галочками: какие библиотеки ставить: cpld ?, virtex4_5 ?, .... Галочки ставили? А какой у Вас даты файлы: 10.1/ice/virtex5/