gosha

Какие service pack установлены? Pre-Stabilized Laser From: Peter King [email protected] I spent some time in trying to get the Xilinx system generator software to talk to Simulink. After some time, I was able to use simulate a filter design in software but encountered some problems in getting the hardware co-simulation completed. The error messages and logfiles from the Xilinx software are not exactly informative. For example: "ERROR: Xst:1817 - Invalid target speed '-10'" was the result of using a pull-down menu to compile code for the DSP. The option to change flags manually is not provided for. After going through a bundle of documentation, the meaning of the error message is that the device files were not installed correctly and that a separate software package should have been installed before the system generator software was installed. Naturally enough, there was no mention of the installation order in the installation documentation.a Not that it made any difference since the problem is still present even when the software is installed in the correct order. From the Xilinx support database, other people have experienced.

А с 8.1 все работало? Есть мнение, что что- то недоустановлено: http://osdir.com/ml/hardware.opencores.leo...2/msg00037.html

Как я понял, оно генерирует контроллер sdram ddr2 для: nrank = 1, data_width <=48; и указанного типа памяти. Хотелось бы посмотреть исходники универсального контроллера sdram, где тип памяти и ее параметры содержатся в регистре конфигурации. Соотв., посмотреть настраиваемый addr_path (как оптимально пере- направляются разряды шины адреса на row/col/bank/rank в зав. от организации установленного модуля sdram) и пр мелочи. Т.е. вообще хотелось бы посмотреть исходники контроллера sdram под модульки dimm, а не под заранее известную память, распаянную на cpu плате. Спасибо.

Существуют ли altera/xilinx ip_core, позволяющие работать с модульками sdram n_rank > 1 (nbank = 8)?

Существует работающий контроллер sdram в проекте. Банк закрывается precharge только, при обращении к этому банку и не совпадении row или необходимости регенерации. В этом случае, логика сравнения nrow в N_bank, N_rank синтезируется в схему, работающую < 80MHz (что не слишком удовлетворяет). Насколько и каким методом/замером/дополнительной_логикой_анализа_в_плис можно определить +/- удерживания открытыми всех банков до не совпадения n_row/регенерации?

--with-float=softfp --with-fpu=vfp Собирается?

/*=============================================================================== ==================*/ assign trig_ila0= {cpu_cyc_o, cpu_adr_o[27:16]}; ila_wb_bus ila0 (.CLK(wb_clk), .TRIG0 (trig_ila0), .CONTROL (control0)); /* synthesis syn_noprune=1; syn_preserve= 1; */ icon_wb_bus icon0 (.CONTROL0 (control0)); /* synthesis syn_noprune=1; syn_preserve= 1; */ /*=============================================================================== ==================*/ synplify: W CL168 Pruning instance ila0 - not in use ... wb_bus0.v top.srr 09:25:11 Tue Jan 13 compilerReport W CL168 Pruning instance icon0 - not in use ... wb_bus0.v (61) top.srr (998) 09:25:11 Tue Jan 13 compilerReport W CS133 ignoring property syn_noprune wb_bus0.v (61) top.srr (808) 10:24:56 Tue Jan 13 HDL Compiler W CS133 ignoring property syn_noprune wb_bus0.v (60) top.srr (40) 10:24:56 Tue Jan 13 HDL Compiler Как (verilog) отключить оптимизацию одного компонента, не имеющего выходов. Сспасибо.

Спасибо. Рекомендации ре-дизайна сопряжения с cpu и ide_core принимаются. Т. к. основной обмен данными cpu-sdram, ide-sdram. Но, кроме всего прочего, процессорка должна работать с любыми pci платами в режиме dma. Поэтому размер burst, кроме cpu и ide, должен поддерживаться любой. Не срочно, но пожелания по контроллеру HSSDRC: хотелось бы, чтобы была возможность работать с модульками dimm, sodimm. (напр nranks=2; 4 bank в каждом rank), интересовал бы Ваш вариант сопряжения с HSSDRC wishbone bus.

Вопрос: ~cs0/~cs1 выбырают старшее / младшее 32- разрядное слово на 64 битной шине данных? Что, вро- де бы, на схеме электрической .pdf изображено. Судя по altera appnotes, это не так. При подаче '0' на любой rank (cs0/cs1) получаем/пишем все 64 бита.

Никогда sdram не занимался. Вопрос: судя по схеме datasheet sodimm micron.com, ~cs0, ~cs1 выбирают микросхемы памяти разрядов данных [63:32]/[31:0] . Но, по исходникам контроллера sdram fpga altera на ~cs0/~cs1 направляется старший разряд шины адреса mk. Преобразование sdram_dq[63:0] - > data_bus[31:0] происходит за 2 такта вне зависимости от ~cs0/~cs1. Что понял не так? Пропадаю. http://download.micron.com/pdf/datasheets/...C32_64x64HG.pdf ref_sdr_sdram_verilog.zip

Основной обмен данными cpu - sdram. Загрузка кода- данных в кэш процессора/ сохранение кэша. Происходит это пачками по 4x 32бит слова. Cpu cache line size=32 байта.- Как я понял, cpu периодически линейно заглатывает/выталкивает 2 burst по 4 32бит слова для заполнения/синхронизации кэша. Остальное, вероятнее всего, зависит от выполняемого кода. ide-sdram dma: - по 2 32бит слова. Передается как правило, cтраница памяти (4096 байт), выравнена на границу 4096 байт. Контроллер sdram должен работать с любыми модульками sodimm любого производителя. Что такое характер бурстов? Что такое требуемая латентность? Требуется, чтобы контроллер sdram и sdram работала на чатоте 133 MHz, все остальное- сколько удастся добиться. Также туплю- дилетанский вопрос: для работы контроллера hssdrc с модульком sdram (nranks > 1) требуется модификация кода hssdrc?

Вы говорите о xapp_200? Для SFx: Олег, мы знакомы или нет? Для des_00 дилетантские вопросы: в случае wishbone_bus, будет необходим буфер по записи, принимающий пакет c wb_bus и подсчитывающий длину буста. После этого производится запись в sdram. Дополнительно за счет буферизации вро-де бы должна увеличиваться пропускная способность?

Увы, пока требуется не ddr, ddr2, ddr3 sdram котнроллер, а single data rate sdram контроллер для одного модулька sodimm. - wb_bus 133 MHz. - Две шины к контроллеру sdram (радиально) (1ая шина- от cpu (mips_rm7000), 2ая шина- dma от ide, pci платы). 2 шины - для исключения тактов ожидания от wb_arbiter (wb_req, wb_gnt). - Шина от cpu к контроллеру sdram пока совсем не wishbone. Какие характеристики cpu, dma_мастеров необходимы для сравнения характеристик sdram core? Или Вы порекомендуете интегрировать в проект все core по очереди с запуском тестов пропускной способности на реальном железе? Также вопрос: С Вашей точки зрения система с раздельными шинами [cpu- sdram], [pci, ide- sdram] будет предположительно иметь лучшие характеристики, чем с единой шиной? Или это тоже стоит тестировать?

Все исходные тексты проекта нужно предоставить для проверки на отсутвие закладок. Но, как я понял, у xilinx в appnotes есть free контроллеры sdram в исходных текстах: ftp://ftp.xilinx.com/pub/applications/xap...134_verilog.zip ftp://ftp.xilinx.com/pub/applications/xapp/xapp200.zip Или эти примеры имеют худшие характеристики?

Еще дилетантские вопросы: Virtex2p, sodimm, в данной итерации пока нужен контроллер sdram (не ddr) т.к. плата уже изготовлена. На rank (s0,s1) какой лучше отправить разряд wb_addr? Какую opencore Вы порекомендуете (с учетом возможного downgrade ddr opencore)? Контроллер des_00 при переделке его в контролллер sdram - возможны ли грабли? Лучше ли core от altera || xilinx чем представленные на opencores?

Cкажется ли куда (row/col/bank) отправлять разряды адреса wb_шины? Например, старшие разряды шины адреса -> col, младшие -> row при использовании контроллера типа des_00?

Пропадаю. Кто нибудь дешифровал sdram от altera? Или каких -нибудь еще. Есть необходимость просмотреть и сравнить реализации корок sdram. Спасибо.

Спасибо. Скачал. Т.е. , с Вашей точки зрения, в них wb реализован грамотно? Грамотно он реализован также во всех проектах opencores с печетью wb_compatible? Можно ли примерчик самого безграмотной реализации wb арбитра из проектов opencores с печетью wb_compatible?

Просьба указать конкретный пример, т. к. знаний для самостоятельной оценки выложенных там поектов не хватает.

Необходимо соединить по wishbone к процессору ram, pci, и пр. периферию. Подск пож удачные примерчик/примерчики коммутатора, который можно было бы рассматривать как образец или использовать в своем проекте. Желательно, которые можно бы было запустить на 150MHz. Спасибо.

ISE: Подскажите пож: как посмотреть цепь с наибольшей задержкой распространения сигнала, на основании которой выдается это значение?

Используется Active hdl для ведения проекта Для синтеза используется Ise Для implementation используется Ise Если вместо Ise для синтеза использовать sinplify- проект собирается ok и работатет. Если для синтеза использовать Ise, появляются ошибки ConstraintSystem:59 - Constraint <NET "P1_RST" LOC = "C29" ;> [top.ucf(90)]: NET "P1_RST" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. top.vhd entity top is port(.............................................. P1_RST : out std_logic; .............................................. ); reset <= reset_async when (clk'event and clk = '1'); P1_RST <= not reset when (pci1_clk'event and pci1_clk = '1'); P2_RST <= not reset when (pci1_clk'event and pci1_clk = '1'); Как я понял, Ise оптимизирует цепь, прикрученную к порту. Что я мог сделать не так? Как скооректировать top.vhd , или опции синтеза и implementation active hdl проекта ? Спасибо.

Также слышал очень хорошие отзывы о VxWorks

http://telesys.ru/wwwboards/mcontrol/355/m...es/170959.shtml

По общению с диллерами qnx и собственному опыту работы с qnx6- qnx6.3 еще достаточно "сыровата" и здорово проигрывает в быстродействии напр некоторым вариантам linux. Их тормозящую IDE (Eclipse)- 1/2 пользователей вообще не пользуют- альтернатива AppBuilder + WorkSpace + DDD... По рекомендациям qssl, не стоит пользовать данную ОС ниже pII для x86 архитектуры при исп Photon. Для Arm - соответвенно. Пробуем qnx на xscale ixpв425.