dvladim

Внешние генераторы для clk1 и clk2 разные? Если нет - эксперимент некорректен.

Можно конечно кольцевой генератор сделать, но его частота будет сильно зависеть не только от температуры, но и от напряжения питания и самой схемы (быстрая/медленная). Т.е. придется калибровать каждую схему. Без специализированного диода можно сделать на обычном IO элементе. В каждом IO есть диод. Подаёте отрицательное напряжение на ногу, и открывается диод ESD защиты. Он довольно мощный, как и у обычного диода у него линейная зависимость напряжения от температуры (если подавать фиксированный ток).

Когда nCONFIG-ом дёрнули, CONF_DONE то в 0 упал?

Такое впечатление, что register packing выключен.

Должны переходить в Z.

CONF_DONE обеих ПЛИС объединены? Если да, то такие проблемы могут возникать. Когда конфигурируете одну из ПЛИС вторая держит CONF_DONE в 0 и в рабочий режим они не выходят. Тут главное добиться поднятия CONF_DONE. Попробуйте по JTAG сконфигурировать первую ПЛИС, затем вторую. Возможно придется отпаять CONF_DONE у той ПЛИС которая вторая в цепочке AS. Вообщем смотрите ваш случай или нет.

Нет смысла для этих ПЛИС. Количество циклов перезаписи ограничено (100 по документации), окружение для хранениея прошивок и их перезаписи больше чем поставить ПЛИС большей ёмкости и запихнуть функциональность всех прошивок туда.

Только для Альтеры лучше использовать не assign, а lcell. Синтезатор не выкидывает. И расположение задержки лучше зафиксировать.

Однако это не объясняет токов по клоковому входу. Посмотрите на свежей ПЛИС течёт ли клоковый вход?

Тут конечно чёрт его знает, но диодов между выводом и питанием нет. Там конечно есть защита от статики, но из-за толерантности это не просто диод, более сложная структура. Попробуйте поднять ногу и снять ВАХ при выключенном питании и включенном. Существенных токов вроде быть не должно. Ну и попробуйте к разработчикам обратиться.

Итак, кламп диодов в этой схеме нет, вообще никаких ни отключаемых ни неотключаемых. Толерантность означает отсутствие (маленькие <10 мкА) токи при входных напряжениях от 0 до 5.5 В (см ТУ) в том числе и при выключенном питании. Т.е. по входам токов быть не должно вне зависимости от подачи питания - никакие ёмкости через входы не заряжаются. А документацию можно посмотреть здесь: http://electronix.ru/forum/index.php?showt...st&p=882902

Для программирования EPC2 вам нужен pof файл, готовых конверторов нет (ну или я не знаю), поэтому можете сделать его сами. Вам понадобится формат pof файла: http://www.pldtool.com/pdf/fmt_pof.pdf Вопрос в том, зачем всё это нужно? EPC2 - это активное устройство и работает по собственному протоколу. Плюс ко всему, у схемы есть фича Error Detection Circuitry страница 9 и ПЗУ ожидает поднятие CONF_DONE во вполне определенный промежуток времени иначе считает это ошибкой (хотя EPC2 можно поставить и в пассивный режим). Так что использовать EPC2 как конфигурационню память для чего либо отличного от Альтеры - затруднительно и на мой взгляд совершенно не нужно.

И что? Стандарту соответствует.

Фаб может потребовать предоставить доказательство лицензионности продуктов с использованием которых был сделан gds.

Quartus 11.0 sp1 Web Linux MAX3000 есть

Т.е. для вас было важным не только возможность создавать прошивки, но и время их перезаливки в ПЛИС. А какое время критичное? И если бы кристалл был меньше и время загрузки меньше, то успели бы?

А клок чем восстанавливать будете?

Spartan 3e - это 90 нм, архитектура классическая LUT4+FF 8 элементов в CLB. Cyclone II - 90 нм таже самая архитектура LUT4+FF, но кластер больше - 16 LE в LAB. Интересно было бы их сравнить. Различия в основном архитектурные и интерконнект.

В clb блоках как раз есть аппаратные ускорители цепи переноса. ug190.pdf стр. 198. Fast Lookahead Carry Logic

Посмотрите вот этот проект. Исходники открыты, вполне работоспособен на простых задачах.

Да какая разница какой фанаут? Это ж ПЛИС, а не АСИК. Все нагрузки уже есть и их меньше не станет в зависимости от фанаута. Для задежки важно лишь относительное расположение источника и приемников нэта.

Чтобы такого не было нужно для первого триггера синхронизатора поставить в 0 значеня setup и hold. Например поправить sdf. А смысл такой: синхронизация делается для флагов. Флаг поднимается вместе с данными, а уже когда флаг передан на другой клок данные гарантированно не меняются и захватываются корректно. Потом таким же флагом обратно передается подтверждение получения. Там на самом деле несколько разных вариантов. Тема широко обсуждаемая, лично мне нравится этот и этот документы.

Запускаете iverilog файл.v создается a.out, его запускаете vvp a.out Вот это выполняет ваш верилог файл. То что там выводится через $display $monitor идет на консоль, вэйвформу можно сохранить в vcd формате. В какой файл сохранять и какие сигналы - пишете в верилоге (см. стандарт). Посмотреть vcd можно, например, через gtkwave, ну а остальные параметры - в доках.

При таких технологиях большую часть составляют подпороговые утечки сток-исток и туннелирование через подзатворный окисел. Так что лучше присмотреться к LP техпроцессу.

В автоматическом режиме скорее всего нет, иначе смысл теряется. В даташитах видел процедуру определения отсутствующего клока - где-то к третьему такту определяется что клока нет и идет переключение на запасной. Кстати, всегда есть клок VCO и его скорее всего и задействуют для детектора badclk.