Flood

Полностью подтверждаю. Берите, пока работает. Также новым кодом можно продлить старый курс, если его уже брали и он закончился.

Все не так просто, единственный рабочий способ - иметь обе программы (и Альтиум, и Аллегро) установленными вместе. Тогда Альтиум сам сконвертирует файл как ему нужно. Вариант через батник не работает, т.к. предлагаемый Альтиумом bat-файл работает неправильно. В аллегро нет никаких .alg-файлов. Этот файл делается альтиумом с помощью его собственных скриптов: https://www.altium.com/documentation/altium-designer/edaimporter-dlg-importermanagerformimport-wizard-ad#ImportWizard-AllegroDesignFiles В более старом (?) описании сказано, что можно конвертировать самостоятельно при помощи батника (Allegro2Altium.bat): https://www.altium.com/documentation/altium-designer/allegro-import-ad#!allegro-ascii-extracted-design-files Но сами они, видимо, этим способом не пользуются и его не тестируют - в результате батник то ли устарел, то ли сразу был написан с ошибками, он генерирует нерабостоспособный файл. При том что сам Альтиум без этого батника делает правильный файл.

В отдельных нишах, напротив, PoE получает второе рождение в виде PoDL + xBASE-T1 - для автомобильного, и что особенно интересно, промышленного применения - передача питания совместно с полнодуплексным Eth на 10/100/1000 Мбит по единственной витой паре. Но эта движуха пока только начинается, например, 10BASE-T1L + PoDL пока только в прототипах... Т.е. удаленное устройство может быть подключено одной единственной парой проводов - в нем и питание, и дуплексный линк как минимум на 10Мбит. А то и на 100Мбит, если не очень далеко.

Как не действует? Коронавирус еще не закончился вроде? Их, pdf-ок, там тысячи (на самом деле, десятки как минимум), и не факт что часть из них не имеет вотермарков (часть точно без). Сам пока скачал только самый минимум. Например, не интересные мне в данный момент, но однозначно редкие темы, типа проектирования корпусов чипов, вообще не открывал. PS. Похоже, халява действительно закончилась. Жаль, я, например, взял только курс по Аллегро, а там еще было три мегакурса по дизайну микросхем и верификации. Ну, эти штуки я бы если открыл, то изучить точно не успел бы. Жаль, что способность усваивать новую информацию, особенно не нужную в данный момент, у человека сильно ограничена.

Ценная особенность этих курсов, простирающаяся за пределы отведенных двух недель - неплохие скачиваемые методички в формате pdf, плюс прочая закачиваемая раздатка. Рекомендую ими запастись, т.к. Кэйденс просит этими материалами не делиться, поэтому найти их в сети сложно. А тут - аттракцион неслыханной щедрости, даже несмотря на то, что сами курсы доступны всего две недели.

17.4? У меня эта версия часто падает, но то, что кажется малейшим движением мышкой, при аккуратном осмотре или оказывается четкой последовательностью действий, и тогда падение повторяется, или случайностью - тогда во второй раз редактор не падает и можно работать дальше. По моему наблюдению особенно часты падения на платах, где есть дуги, особенно в шейпах. Редактирование шейпа с дугами - почти гарантированное падение в определенных случаях. Так что Save жму как параноик, после каждого движения :) Если падение характерно для какой-то одной конкретной платы, попробуйте пропустить ее через dbdoctor - мб что-то найдет и станет полегче.

Еще вопросы по 17.4, в связке Orcad Capture -> PCB Editor с использованием Design Sync (это такая автоматизированная двусторонняя трансляция нетлиста между схемой и платой). Ранее Capture ругался на одноименные пины у компонентов (например, сотня выводов GND, десяток Vdd и т.п.) - при создании компонента возникал варнинг, даже если пины были обозначены как Power. Хуже того, при трансляции нетлиста одноименные пины постоянно переименовывались транслятором по схеме Pin_name#Pin_number, из-за этого Capture постоянно видел кучу различий в нетлисте между платой и схемой, в которой тонули реальные различия. Мрак, короче. Стал делать символы, у которых все пины имеют уникальные имена - например, к названию GND прицеплял номер ножки. При этом пины питания также оставлял в классе Power. Все это работало ок, пока не появился 17.4 и его Design Sync. Здесь появилось новое поведение - на основании имен пинов из класса Power автоматически создаются цепи с аналогичным названием. Соответственно, на уникальные пины питания пошли новые варнинги - о том, что у цепи GND появились алиасы (сотни штук, по числу пинов!). Вопрос - как все-таки правильнее? Оставлять уникальные имена пинов, но убирать их из класса Power (т.е. переделывать каждый символ в библиотеке), или убирать уникальность имен (переименований в 17.4 не происходит, но опять-таки надо переделывать библиотеки), но мириться с автоматическим появлением цепей по именам пинов? Второй вопрос по Xnet при использовании Design Sync. Теперь вообще не понятно, как происходит генерация Xnet из обычных net. Xnet-ы создаются как хотят, в большинстве случаев правильно, но в некоторых случаях начинается жесть. Например, когда пачка сигналов проходит резисторную сборку (простые проходные резисторы в общем корпусе), Xnet'ы закручивает вообще непонятно как. Как (и где?) создать правильные модели таких компонентов с большим числом пассивных каналов?

Обратите внимание, это не настоящий ISE под Windows 10, а виртуальная машина (Oracle Linux 6.4).

Правильно, что начали, но не правильно, что не закончили, т.е. все зависимости от прежних библиотек никуда не делись, зоопарк просто стал еще больше. Кстати, 17.2 у меня работает вполне стабильно, а вот 17.4 PCB Editor постоянно падает. Я теперь компульсивно жму Save после каждого мало-мальски значительного действия, т.к. упасть может в любой момент.

Т.е. шанс снять стружку с прижимаемых поверхностей ниже, чем с цилиндра отверстия? Или тут принцип - чем меньше металла, тем лучше?

Вопрос - для чего центральное отверстие делается неметаллизированным? Мне попадались два типа таких усиленных крепежных отверстий - металлизированные и неметаллизированные. Вот почему делаются именно неметаллизированные?

Orcad capture, 17.4.003 - в функции export pdf страницы выводятся в обратном порядке (от последней к первой). При этом букмарки создаются в правильном порядке. Есть способ изменить порядок вывода страниц? Кстати, до апдейтов (т.е. голая 17.4) export pdf выводила какой-то трэш. Патч 003 выводит приемлемый pdf, но с перевернутым порядком страниц.

Именно так. Но по этим схемам все понятно. В отличие от прошедших нормоконтроль Э3, которые в отрыве от пачки других документов несут слишком мало полезной информации. Кстати, схемы, предназначенные в качестве референса для других разработчиков буржуи делают слегка более структурированными. Но только слегка :) Да и то - правила там у каждого свои. Но живут как-то, выпускают на порядки больше электронной аппаратуры на многие порядки большими объемами. Я не отрицаю, что соблюдение ЕСКД (причем в личной трактовке местного нормоконтроля) может оказаться строгой необходимостью, если уж вам (не)посчастливилось трудиться в требующей этого организации. Если деваться некуда - никто не спорит. Но считать соблюдение ЕСКД однозначным благом я бы не стал. Особенно когда это приводит к выкручиванию рук разработчикам и софту.

Слова не разработчика, но нормоконтролера Плохо, без костылей никак. С костылями тоже всегда найдется, к чему придраться. Обожаю китайские схемы в Оркаде :) Хаотично набросанные прямоугольники с выводами во все стороны, к которым прицеплены именованные (также во все стороны) проводочки. И все.

Да, образцы они туговато рассылают. Нужно подавать форму на включение в программу образцов и принадлежать более-менее крупному потребителю их продукции. Я несколько раз пробовал, но всегда получал отказ - типа, если вам очень надо - покупайте через наш сайт, но образцы не дадим. Письмо на русском языке, да такое ладное-складное. Чую, написали его те, кто метит на место выбывающего Авнета и МТ-систем.

Не так, по крайней мере в части brd downrev возможен, но лучше проверить.

Fixed CCRs: SPB 17.4 HF003 02-7-2020 ======================================================================================================================================================== CCRID Product ProductLevel2 Title ======================================================================================================================================================== 2174984 ADW DBEDITOR Local Flow Verify - Failed to verify the part due to the error null - FAILED 2180529 ADW DBEDITOR Unable to release a part - For logical part, pack type is present in chips.prt but missing in ptf 2193985 ADW PART_BROWSER Part Information Manager not displaying DRA footprints in lower-level folders 2195842 ALLEGRO_EDITOR ARTWORK Drill Symbol Triangle has an offset in Artwork 2191531 ALLEGRO_EDITOR DATABASE Export libraries cannot export package 2167460 ALLEGRO_EDITOR DFM DesignTrue annular ring SMD pin to antipad checks not working in HotFix 058 2186669 ALLEGRO_EDITOR DFM DFF check of 'Copper Spacing: Shape to Shape' should not generate DRC for shapes generated for teardrop 2184335 ALLEGRO_EDITOR EDIT_ETCH PCB Editor stops responding when routing an arc by using the 'Connect' command 2199429 ALLEGRO_EDITOR EDIT_ETCH PCB Editor stops responding when routing a cline 1744042 ALLEGRO_EDITOR GRAPHICS Unused pad suppression is not working on a few nets 2200146 ALLEGRO_EDITOR IN_DESIGN_ANA On creating groups for Return Path Analysis, PCB Editor crashes 2177214 ALLEGRO_EDITOR PAD_EDITOR Import/Export .pxml file issue: thermal data is not imported 2179169 ALLEGRO_EDITOR PLACEMENT Via array staggered not working 2183401 ALLEGRO_EDITOR SCHEM_FTB 17.4 Design sync is not working with spaces in the path 2193390 ALLEGRO_EDITOR SCHEM_FTB Capture crashes when board filename contains a space 2193886 ALLEGRO_EDITOR SCHEM_FTB Capture crashes if new layout name or path has spaces 2193896 ALLEGRO_EDITOR SCHEM_FTB Design Sync fails when there is space character in project directory 2205386 ALLEGRO_EDITOR SCHEM_FTB Capture 17.4 goes into 'not responding' mode when the design sync contains space or different characters 2206402 ALLEGRO_EDITOR SCHEM_FTB Design sync in capture stops responding if there are spaces in directory name 2207279 ALLEGRO_EDITOR SCHEM_FTB Design sync does not work. Gives error about something in session log, that is not there. 2211384 ALLEGRO_EDITOR SCHEM_FTB Design Sync fails when there is space character in project directory 2212155 ALLEGRO_EDITOR SCHEM_FTB Capture crash on creating new layout when design file path has space in it 2214652 ALLEGRO_EDITOR SCHEM_FTB Capture crash on creating new layout because of space in board filename 2199694 ALLEGRO_EDITOR SHAPE Board crashes with Shape update 2190606 ALLEGRO_EDITOR UI_FORMS Custom SKILL form display gets extended in release 17.4-2019 2190607 ALLEGRO_EDITOR UI_FORMS Property edit/assign window does not show Value column 2197816 ALLEGRO_EDITOR UI_FORMS In File > Import Logic/Netlist, TAB key selection is not working properly 2197844 ALLEGRO_EDITOR UI_FORMS Add space after the X and Y labels in the Define Grid window 2207434 ALLEGRO_EDITOR UI_FORMS GUI from SKILL routines are all truncated in release 17.4-2019 but are fine in previous releases 2213968 ALLEGRO_EDITOR UI_FORMS Issue with Property Edit - 'DYN_THERMAL_CON_TYPE ' Assign form: Form can be resized but is not dynamic 2215590 ALLEGRO_EDITOR UI_FORMS Edit property window has column with fixed size 2216405 ALLEGRO_EDITOR UI_FORMS assign window for Property Edit does not show Value column 2191455 ALLEGRO_EDITOR UI_GENERAL Alt key removes heads up display 2195848 ALLEGRO_EDITOR UI_GENERAL Panning does not work in 17.4 when pcb_autoroam environment variable is set 2205534 ALLEGRO_EDITOR UI_GENERAL Allegro editors and viewers crash if allegro_history set to 0. 2168018 ALLEGRO_PROD_TOOLB CORE PCB Design Compare - Limit check to outline extents only functionality 2172272 ALLEGRO_PROD_TOOLB CORE Placing a module in Fab panelization gives error message regarding handling nil 2163792 ALTM_TRANSLATOR PCB_EDITOR Third-party translator translating symbol names incorrectly 2079742 APD DIE_GENERATOR Die symbol property reset does not work 2200707 APD PADSTACK_EDIT Pad Editor cannot save the pad and cannot close it. 2197201 CAPTURE DRC PCB Footprint symbols in a completed 17.2 design are reported as missing in Capture Online DRC 2190454 CAPTURE NETLIST_ALLEG Cross-section layers not creating in Constraint Manager in release 17.4-2019 2191880 CAPTURE NETLIST_ALLEG Design sync is not respecting the character length limit specified in Create Netlist dialog under Setup 2195552 CAPTURE NETLIST_ALLEG Sync between Capture and PCB Editor fails if custom PCB Footprint property is used 2196312 CAPTURE NETLIST_ALLEG Design sync is not respecting the character length limit specified in Create Netlist dialog under Setup 2203680 CAPTURE NETLIST_ALLEG Netlsiting displays errors but the log file is empty 2198474 CAPTURE PCBFLOW Netrev process continuously running in background even when capture is left idle and nothing is happening 2104576 CONCEPT_HDL CORE Validating physical part information for components in design - DE-HDL stops responding for 2 minutes 2184466 CONCEPT_HDL CORE Choosing 'Rename signal' should prompt to save all pages 2186418 CONCEPT_HDL CORE Allegro Design Entry HDL crashes when run from command line 2187234 CONCEPT_HDL CORE Layer specific constraints are displayed incorrectly on the canvas 2187237 CONCEPT_HDL CORE Restrict modifying the text size of attributes on the canvas when a component is locked 2164539 CONCEPT_HDL CREFER Crefer missing when instance and part names are same 2195341 CONCEPT_HDL CREFER crefer treats all notes as left-justified in release 17.2-2016, HotFix 061 2191513 CONCEPT_HDL OTHER net_spacing_type cannot be deleted from nets 2211141 CONSTRAINT_MGR ANALYSIS CM physical - add via to from Library stops responding in release 17.4 HotFix 002 2213280 CONSTRAINT_MGR DATABASE Undesired multiple Targets set for a single Matched Group in CM 2187885 CONSTRAINT_MGR UI_FORMS Switching worksheets from "CSet Assignment Matrix" to other worksheet is slow 2195942 CONSTRAINT_MGR UI_FORMS Directive CM_FILTER_SKILL_DEFINED_PSCSETS is not working in release 17.4, HotFix 001 2175941 INSTALLATION BASE "Anyone who uses this computer (All Users)" is disabled even when the user is with Administrator privileges. 2195765 INSTALLATION BASE 'Install for all users' is grayed out while installing release 17.4-2019 2203319 INSTALLATION BASE "Anyone who uses this computer (All Users)" is disabled even when the user is with Administrator privileges. 2177200 ORBITIO LEFDEFINTERFA OrbitIO stops responding when importing Innovus created def 2180100 PSPICE LIBRARIES Incorrect search result and message for EVALAA 2166988 PULSE R2PLM Invalid credentials during login: require to close and run R2PLM 2195275 PULSE R2PLM Stale BOM is published unless BOM refresh icon is clicked 2189236 PULSE UNIFIED_SEARC "+" in part name causing errors in Search 2206626 PULSE UNIFIED_SEARC Search Providers does not allow to place parts and keeps waiting for result 2195018 SCM SETUP Adding PINUSE column to CCP crashes SCM 2187247 SIG_EXPLORER OTHER SigXPlorer crashes when launching Help > About 2188742 SIG_EXPLORER OTHER SigXPlorer cannot be launched with Aurora in release 17.4-2019 2190608 SYSTEM_CAPTURE ARCHIVER Error regarding missing cell on archiving a design 2173730 SYSTEM_CAPTURE DOCUMENTATION Application notes refer to incorrect location in release 17.4-2019 2185147 SYSTEM_CAPTURE DRC Crash while executing Tcl command 'setDRC' before opening the project 2168976 SYSTEM_CAPTURE PACKAGER RefDes conflict violation does not appear when PACK_IGNORE is removed from a part and a conflict is created 2168980 SYSTEM_CAPTURE PACKAGER RefDes disappears from the part because of PACK_IGNORE when doing a Copy/Paste

Вот это да. Design win of the year.

Потихоньку осваиваю новую для себя платформу - Lattice ECP5. Заметил, что в этих чипах есть уникальный 64-битный номер (TraceID). Читается по JTAG, например. Это хорошо. Но вот не пойму - можно ли его прочитать изнутри (из логики, не выходя на внешние пины)? Единственное описание нашел тут: https://www.latticesemi.com/view_document?document_id=39093 Но из него не все понятно. С одной стороны, упоминается WISHBONE интерфейс для доступа из логики. Этот интерфейс в ECP5 отсутствует. С другой стороны, сделать уникальный номер, но не дать к нему доступа из логики - это ж кем надо быть, чтобы такое запроектировать? М.б. кто-то на практике с работал с этой фичей?

У меня один раз не заработало - вивадо не определяла наличие флешки W25Q128FW (дальше буквы не помню). Вроде как даже Flash ID не выводился. Проверил позицию Xilinx: https://www.xilinx.com/support/answers/61497.html после чего заменил флешку и все поехало. В любом случае, делать устройство, не поддерживаемое Vivado было бы неприемлемо. С тех пор винбонды не использую, хотя слышал что для Zynq их применение возможно.

А я как-то поставил по незнанию QSPI Winbond, пришлось менять на Micron. Но именно QSPI в режиме x4.

value of MODE pin M0 : 1 value of MODE pin M1 : 1 Value of MODE pin M2 : 0 Master BPI-Down M[2:0]: 011 Master SPI M[2:0]: 001 Пин M1 (название, а на номер шара) пересадить с высокого уровня на землю, должно наступить счастье.

Посмотрите, что в регистре статуса?

Нужно посмотреть, что в статусном регистре ПЛИС (читается в импакте), а также убедиться, что выбранная ППЗУ поддерживает используемые ПЛИС команды чтения. Например, с флешами Winbond Xilinx не работает, а с Micron или Macronix - работает.

Вопрос по EDU: пользовался клоном V9 (jlink + jflash), все устраивало, кроме того, что иногда при включении питания таргета jlink отваливался с USB-шины. Надоело, решил купить оригинал EDU. Купил V11, самое интересное, что отваливается он даже чаще клона. Да и еще возникла проблема - jflash работает только на чтение, запись требует какой-то доп лицензии. Возможно ли ее относительно честно добавить? Или придется ломать EDU? В любом случае,похоже что придется вскрывать коробочку и добавлять конденсаторов по питанию...