Здравствуйте. Столкнулся с нестыковками и нелогичностями отображения некоторых примитивов: потерялся инвертор, который видно на Planahead Schematic, но не видно на Planahead Device View.
Имеется такой кусок кода:
// pipeline register inside of adder block
(* use_dsp48 = "yes" *) reg signed [sUM_DATA_BW-1 : 0] din_i_pp_int, din_q_pp_int;
reg din_valid_pp; // register to time align with internal data pipeline above
// result of adder
(* use_dsp48 = "yes" *) reg signed [sUM_DATA_BW-1 : 0] sum_i_acc, sum_q_acc;
always @(posedge clk) begin
din_i_pp_int <= {{DBF_BW_INCR{din_i[DIN_BW-1]}}, din_i};
din_q_pp_int <= {{DBF_BW_INCR{din_q[DIN_BW-1]}}, din_q};
din_valid_pp <= din_axis_tvalid;
end
// accumulator with reset
always @(posedge clk) begin
if(!din_valid_pp) begin
sum_i_acc <= 0;
sum_q_acc <= 0;
end else begin
sum_i_acc <= sum_i_acc + din_i_pp_int;
sum_q_acc <= sum_q_acc + din_q_pp_int;
end
end
Мне стало интересно, догадается ли среда сделать красиво сброс выходного регистра DSP-блока. Я посмотрел после PAR результат в Planahead, отобразив схему цепи RSTP (куда в случае красивой реализации среда должна была подать мой сброс):
Да, среда догадалась, это хорошо. Но затем мне стало интересно, что это мы видим за инвертор и чисто физически на чём он реализован. Т.е. я предполагал, что инвертор может быть реализован либо на LUT, либо как отдельный инвертирующий выход триггера-источника сигнала. Но ни то, ни другое я на данной схеме выше не увидел, а увидел просто инвертор в чистом виде. Я захотел его увидеть на Device View, что это за зверь, что это за аппаратный примитив. И не увидел:
На этом рисунке белым выделена та же цепь din_valid_pp_inv с выхода инвертора. Т.е. видно, что источника сигнала не видно, т.е. не видно, где же этот инвертор. Я пробовал на схеме выделять и сам инвертор, на Device View делал приблизить выделенное - ничего не происходило.
Тогда я подключил тяжёлую артиллерию (FPGA Editor). Посмотрел список цепей, цепь din_valid_pp_inv там вообще отсутствует, есть только цепь до инвертора: din_valid_pp. Решил отобразить её на экране:
Видно, что эта цепь заходит сразу в оба DSP напрямую. А где же инвертор? Коллега подсказал открыть внутренности DSP-блока. И что же мы видим? Этот инвертор там внутри и красуется:
Вот и получается нестыковочка: Planahead показывает, что существует цепь din_valid_pp_inv, она снаружи DSP-блока, существует отдельный инвертор, снаружи DSP-блока. А по факту и то, и то - это уже внутри DSP-блока. При том в документации на DSP-блок нет никаких упоминаний про этот инвертор (пройдитесь поиском по RSTP).
Кто может объяснить: есть ли в таком расхождении какая-то умышленная логика, мол, так правильнее? Или это банальное раздолбайство Xilinx?
