Vadim

Проект с несколькими парами(схема - плата) и одна схема высшего уровня(типа схема электрическая общая). Наверное, можно это сделать с помощью конфигураций? Разумеется, в конкретный момент времени будет активна только одна конфигурация. Может ли быть несколько pcb в одном проекте?

Исключительно для образовательных целей :) ЗЫ Вот вы говорите царь... DC, DC... А попробуйте чего нибудь из него промоделировать(имею в виду spice). В 2007 не получится. А в 2005 можно было. Даже spice-netlist нормальный - фигушки. Вам хорошо - вы в оркаде, там с этим все в порядке :)

Гы. Если бы ты использовал DC/DV(как все взрослые пацаны), я бы посоветовал поставить галку Update PDB properties on symbol в Packager.

Это хорошая новость, спасибо!

Вроде как 5 версия вышла... Подскажите, кто в курсе, идиотский баг с местоположением атрибутов при установке альтернативных символов таки исправили?

Завидую :)

Александр, большое спасибо! Наконец-то появилось что-то внятное про Automation.

Сложно сказать, почему так происходит, у меня нет моделсима 6.0. Попробуйте почитать Reference Manual. Найдите там описание команды add wave. У меня квеста 6.4 и там минимумы и максимумы задаются так, как в примере.

То есть, Вы думали, что она у меня есть и я не способен с помощью нажатия клавиш Shift + F10 в SlickEdit найти ответ на свой вопрос? Типа сижу перед монитором, пускаю слюни и мычу? Спасибо :) Спасибо, уже качаю.

очень странный ответ :) У меня Questa 6.3g. Она не поддерживает. ЗЫ Ладно, придется качать вслепую.

Поддерживает ли Questa 6.4 системверилоговские nested design unit(особо интересуют вложенные в модуль интерфейсы)?

Ну а я о чем? :07: Абсолютно с Вами согласен. Ищем некорректно работающий триггер - пускай ставит Х, в противном случае - пущай не выпендривается и ставит случайным образом 0 или 1. имхо, нужен механизм какой-то, чтобы пользователь мог выбирать.

Я про это речь и веду. А моделировать я их предлагаю с помощью адекватных моделей, а не тех, что предлагают вендоры. При нарушении setup/hold адекватные модели триггеров должны переключаться в случайное состояние (0 или 1). И не только я это предлагаю :) Поправив временнЫе параметры триггеров в sdf, мы не добьемся их случайного переключения при нарушениях s/h. Кроме пост-фит моделирования существует моделирование поведенческое :) С асинхронщиной я давно завязал, и неадекватный пост-фит мне ни к чему.

Это тоже не есть гуд. А это уже какой-то хак получается. Что, вот так вот взять и автозаменой...? :07: В какое состояние тогда перекинется триггер в случае нарушения setup/hold? Если в случайное, тогда гуд. Но по-моему, это не пройдет прежде всего, потому, что файл пост-фит модели ссылается на библиотеки вендора, и как тогда, например в vhdl цепь типа bit будет цепляться к порту типа logic? ЗЫ Ну примерно понятно, спасибо. С пост-фит симуляцией я завязал по причине ее неадекватности при нарушениях setup/hold и развязывать пока причин нет :)

:bb-offtopic: Как это сделать? Поделитесь, плиз, знанием. А то на ум приходит только метод правки вендоровских библиотек, что не есть гуд.

Зачем? Регулярно просматриваю ветку "Предлагаю работу" и заметил, что работодатели только одного города иногда забывают его указать :) Гораздо проще сменить название ветки. Например, "Предлагаю работу. г. Москва, если не указано иное".

Странно. А я этим пользуюсь. Не знал, что это дезинформация.

Я извиняюсь, а чего ждать-то? В известном месте лежит.

Думаю, труднее всего будет отказаться от вытрезвителя

Я, к сожалению, тоже. А сейчас верилог учу, хоть и книг на русском по нему до сих пор нет. Теперь обилие литературы на русском меня скорее отпугивает, чем привлекает. Если есть на русском - значит не актуально уже. И вообще, невыгодно, наверное, книги писать. И трудно.

Баг следующий. Пишет Fatal: Trouble with Simulation Kernel. и привет семье. Был послан также и ривьерой: KERNEL: Error: E8060 : Stack Overflow Error: Fatal error occurred during simulation. modelsim_bag_next.rar

А что, в закромах нету? http://nukeuploads.com/download/1214417609...L.2008.rar.html

Хорошая книжка. И читается легко. Даже с моим английским. Много вкусного, оказывается, в VHDL-2008! Наконец-то убрали бред с запретом считывания значения порта в режиме выхода!!! Но когда же эту вкуснятину можно будет попробовать? :crying: С ривиерой связываться не хочется, в квесте ее нету, а синтезаторы до сих пор только 93 поддерживают. Ужас.

У меня все горячие клавиши скопировались без всяких проблем и каких-либо усилий с моей стороны.

Присоединяюсь. Они ведь еще и на английском :crying: