Vadim

Я извиняюсь, а заклинание setup_design -all_file_cunit_scope=true использовали?

Спасибо, теперь все встало на свои места :)

Гы. А если таким образом, то Гы :)

Дык чего ж тогда квеста ругается? :crying:

О! Спасибо, примерно так и буду делать. Не, в моем случае это из пушки по воробьям.

Для моделирования. Не, мне для моделирования :)

Собственно сабж. В VHDL просто - объявляем переменную типа real и все дела. А в SV "A net may not be a 'real' type". А что делать, если порт компонента должен быть inout ? Как описать его аналоговую сущность? Использовать strength не хочется.

Никакие не чудеса!!! Профессионал запатентует все, что угодно. Патентоведение - наука еще та :) Нужны только бапки :)

Не верю, что Вы не можете это сделать сами :) Конечно, имеет. А вот этого не надо. Я разрабатывал не изобретение, а изделие. Хозяева нашей конторы, дабы застраховаться от конкурентов, решили оформить патент. И патентовед совместно с выделенным нашей конторой работником высосали из пальца изделия изобретение. Считаю, что в бреде, который они понаписывали, я не обязан разбираться.

Не знал, спасибо. Как-нибудь попробую. Если такое будет работать, то это круто!!! И не надо никого патчить :)

Боюсь, я вообще не смогу дать определение термину изобретение. Являясь автором одного из них, я не представляю, в чем оно заключается. Более того, считаю, что все эта патентная кухня со здравым смыслом практически не коррелирует. Так что про новизну и не спрашивайте :) Не знаю, я в бредопатентоведении не силен.

Извиняюсь, но с некоторых пор считаю, что устройство, которое представляет собой скорее схему, чем программу или алгоритм. :07:

Про слик и sv. Сохраните свои sv-файлы с расширением *.tagdoc, добавьте их в используемый вами тэг, и жить станет легче :)

Русских нет, к сожалению. Я начинал с Springer - SystemVerilog for Design, 2nd Edition.pdf. Плюс PROMT :) . По ходу дела улучшил свой английский :) Сейчас в случае необходимости курю только стандарт.

Тоже недавно задавался этим вопросом перед переходом с VHDL на SV. Пересел таки :). Не надо изучать Verilog, не теряйте время, начинайте сразу c SV, потом легко разберетесь и с верилогом.

Не мелочитесь. Набирайте мировых лидеров на рынке инженеров-электронщиков, например, меня :)

Хорошая вещь, однако. Спасибо за наводку. Давно уже мне был нужен дополнительный редактор, но все никак не мог выбрать - под мои запросы ничего не подходило. А SciTe я скачал вчера, сегодня поразбирался и настроил - и проблема решена!!! :beer:

Конечно. Точно это может объяснить, например, IEEE Std 1076™-2002. Параграф 1.3. Зачем скрыто от синтезатора архитектурное тело async_fifo_32bits_deph1024_bram_001_a? Если это издержки подсаживания на рисуночки, завязывайте, пока не поздно. Читайте стандарты. Помогает.

Конечно, рисунок!!! Предочитаю маслом, нанося его на полотно верхнего уровня FPGA энергичными и смелыми мазками. Потому что красиво :)

Спасибо, что пополнили мой словарный запас //////////////////////////////////////////////////////////// Чуваки, мегамастхэвная прога нащот запятых не при делах, поковыряйтесь в регионалсеттинге

Нет. Максимум с 2005 SP1 :)

Как минимум с 2005 SP3

Т.е можно и так, и этак. Круто!!! Спасибо, коллеги, что пролили свет :beer:

У меня аналогично. Конечно должно. Вы не верите в теорию заговора?

Qwesta_6.4. Несколько раз запускал симуляцию. Сгенеренная последовательность рандомных переменных всегда была одной и той же. Так и должно быть? ЗЫ. Стандарт курил. Про псевдо ничего не нашел. С английским у меня туговато, если пропустил, особо не пинайте. Спасибо.