-
Постов
245 -
Зарегистрирован
-
Посещение
-
Есть ещё по теме более компактная статья на Хабре со списком литературы: https://habr.com/ru/articles/481542/
- 6 ответов
-
- верификация
- verification
-
(и ещё 1 )
C тегом:
-
Да, сейчас это бесплатно, но раньше еНАНО брал за доступ к этому курсу 1000 р или около того.
- 6 ответов
-
- верификация
- verification
-
(и ещё 1 )
C тегом:
-
ZwergNase подписался на VHDL to Verilog , Виды верификации , Почему не симулируется сортировка и 1 другой
-
вот в этом курсе можете посмотреть первый урок. там как раз классификация методов верификации: https://edunano.ru/courses/funktsionalnaya-verifikatsiya-nanorazmernykh-integralnykh-skhem/
- 6 ответов
-
- верификация
- verification
-
(и ещё 1 )
C тегом:
-
У меня иерархия пакетов UVM тестбенча примерно такая же как на этой картинке из cookbook. В моём случае есть ещё добавка с пакетом регистровой модели на уровне под env_pkg. И да, папка со скриптами для сборки к этой иерархии не относится. Она описывается например в makefile для использования при компиляции/симуляции.
-
Поддерживаю предыдущего оратора. Если развернуть циклы for i in 0 to SIZE-1 loop for j in 0 to SIZE - 1- i loop то получится, что внутри процесса будет несколько последовательных присваиваний, типа temp := in_buffer(j); in_buffer(j) <= in_buffer(j + 1); in_buffer(j + 1) <= temp; Причем кол-во таких последовательных присваиваний строго говоря неизвестно, т.к. оно зависит от содержимого in_buffer. Ошибку компиляции это не вызывает т.к. внутри process присваивания будут последовательны , но раз in_buffer это signal, а не variable, то все присваивания in_buffer будет происходить не сразу, как у temp, а только после окончания процесса. Поэтому, то как симулятор в итоге поймёт этот код, неясно.
-
Спасибо! Нашлось на ftp
-
Спасибо. А какой путь к нему на ftp? В _Synopsys_я не могу найти.
-
Непонятно только, из какой папки на ftp брать патч для Formality
-
Всем привет, Пытаюсь установить Formality P-2019.03-SP2 из местного ftp. Устанавливаю на Centos 7 через VirtualBox. После установки запускаю: fm_shell -gui Получаю: License Failure (-96) - Not authorized for feature Formality. Что надо дополнительно сделать, чтобы это вылечить?
-
А вы не пробовали увеличить time unit симуляции? Какой он у вас, кстати?
-
2 merge or not 2 merge
ZwergNase ответил Zversky тема в Среды разработки - обсуждаем САПРы
@des00А почему вы считаете, что sd_clk_reg окажется в выходном триггере? В коде это нельзя назначить вроде бы, а только в qsf. -
А можно увидеть код, в котором переключается data_valid? Ещё было бы неплохо увидеть клок на времянной диаграмме. Я вот ещё вижу, что у вас на первой диаграмме data меняется по переднему фронту read_ready, а во втором случае - по заднему фронту. Поэтому, неплохо было бы посмотреть что у вас получается на выходах get_sample () в обоих случаях.
-
VHDL to Verilog
ZwergNase ответил AnatolySh тема в Языки проектирования на ПЛИС (FPGA)
Давно хотел познакомиться, но, вот, удастся ли поиграться, особенно в современных условиях? На местном фтп это есть под линукс. Cadence LEC = Cadence Conformal -
VHDL to Verilog
ZwergNase ответил AnatolySh тема в Языки проектирования на ПЛИС (FPGA)
Для этого есть ещё формальная верификация которая проверяет эквивалентность РТЛ описаний или нетлистов (Cadence LEC, Synopsys Formality).