R6L-025

Так общего совета и не будет, не думаю что везде один и тот же поломанный q лежит. А в linux да, dll нет, есть SharedObject - *.so

Можно попробовать подглядеть в исходники парсера Verilator, может там чего полезное найдется Еще натыкался на проект sv-lang, хотя детально не разбирался что там. Но может быть тоже будет чем-то полезным P.S. есть еще же tree-sitter. Под него есть всякие плагины типа такого

Тоже натыкался на эту проблему. Я в тот момент только один выход нашел - эвакуировать исходники, удалить проект, создать заново, перенсти исходники в него. Это косяк самой IDE, по видимому. Что-то в какой-то произвольный момент там ломается и все перестает работать. Еще один вариант - отказаться от эклипса совсем. Не помню сейчас уже детали, но получилось повыковыривать из эклипса отдельные скрипты которые тот вызывал, и использовать их отдельно. Собирать проекты кастомным makefile, дебаджить через ручной запуск gdb. Вот в таком варианте больше ничего не падало.

знака "=" не должно быть, и ";" в конце тоже уберите. Ну и путь в `include <...> должен быть понятным синтезатору. В квартусе у меня пути идут относительно директории где лежит файл проекта квартуса

Так инклюдами же. Они в обычном Verilog есть. В файле через define определяем параметры, например, `define MY_DEF 42, и инклюдим через `include "path/to//file"

Сделать обычный файл с объявлением парметров и заинклюдить его в нужных местах. На SV я в отдельном файле package делал и так же подключал через import в нужных файлах

EMIO просто будут торчать портами из PS в PL, ну то что к ним подключается будет доступно сразу как загрузится PL часть. Ибо до этого это будет шиной ведущей в пустоту, т.к. битстрим еще не залит. Или не в этом был вопрос?

Я с 7000 не работал, но у MPSoC есть такой скрипт: Vitis/2020.2/scripts/vitis/util/zynqmp_utils.tcl. В нем есть функции типа "clear_rpu_reset". Я ими ресетил R5 ядро на MPSoC. P.S. попробуй еще спросить тут: https://t.me/fpgasystems_embd

Кстати, к слову. Есть вот такая интересная статья на тему реверс инженеринга программатора от Digilent An_Example_of_PCB_Reverse_Engineering_Reconstruction_of_Digilent.pdf

Да можно было, думаю, и на ней сделать. Я побоялся что чего-то не знаю, и решил сделать как было на схеме в zcu104. Но, думаю, можно было все порты одинаково сделать

Вот. Правда там с цветами немного беда из-за того что у меня цветовая схема темная, а лист получился белым при печати в pdf. Брал основой для схемы реализацию встроенного программатора на zcu104 (US+ mpsoc). Проект в kicad делал, скинул бы его, но там зависимости от библиотек которые я куда-то засунул. Сейчас немного нет времени искать, но если кому-то понадобится, то по факту попробую раскопать. ftdi_programmer.pdf

Понятно. Ну, схему я уже откуда-то передрал, Даже собрал и на виваде работает. Если надо - могу скинуть. На счет старой вивады/ISE... может старые софтины не знают об этой лицензии. Тогда надо с более старых программаторов снимать дампы

Так заработало после замены порядка байт? Я не помню как именно этот бинарник снимал, может перепутал чего. Я эксперементировал, и может не тот файл приложил... даже не знаю. Попробуйте этот бинарник digilent_jtag_uart.bin Кстати, я только под VIvado проверял, может на ISE что-то по другому

В linux дистрах есть утилита "ftdi_eeprom". Я через нее клонировал. Про виндовозную официальную от ftdi говорят что вроде как повреждает память при чтении. С линуховой не замечал такого

Ну еще есть старый сишный трюк когда после крайнего полезного элемента перечисления вставляется еще один. Т.к. перечисление стартует с 0, то номер этого последнего элемента будет равен количеству всех элементов. Т.е. [Num0, Num1, CounOfNums]. CounOfNums будет равен 2. Что и нужно