DimaG
Свой-
Постов
296 -
Зарегистрирован
-
Посещение
Репутация
0 ОбычныйИнформация о DimaG
-
Звание
Местный
- День рождения 22.06.1982
Контакты
-
Сайт
Array
-
ICQ
Array
Информация
-
Город
Array
Посетители профиля
4 197 просмотров профиля
-
Не всегда. Это настраивается параметрами overflow_checking / underflow_checking.
-
На всякий случай пруф: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/stratix-10/ug-s10-memory.pdf стр. 82
-
Еще кстати: ЕМНИП, на Стратиксе 10 для FIFO требовался ОБЯЗАТЕЛЬНЫЙ сброс, иначе они работали некорректно. Может и для вашего девайса существует аналогичное требование. А full/empty проверять надо всегда. Вне зависимости от размеров FIFO. На таких частотах моргнул - и оно уже забито :)
-
Скорее всего некорректно работаете с флагами empty, full. Попробуйте работать с ними так: wr_en = !full && ... rd_en = !empty && ...
-
Возможно на задачу получится посмотреть с другой стороны: информировать о невалидности БД быстро (за ваши сотни нс), а реальное обновление БД сделать позже "не торопясь"?
-
ОФФТОП. Ремонт электромясорубки.
DimaG ответил murmur тема в В помощь начинающему
-
RAW сокеты
-
Самый простой и объективный способ: собрать свой проект под другого производителя. Разные чипы, разное устройство, разные среди синтеза. Вы пытаетесь сравнить трудносравнимые вещи.
-
Recommended HDL Coding Styles в Quartus Handbook возможно поможет
-
Датчик пробития на корпус.
DimaG ответил -=Женек=- тема в В помощь начинающему
Я бы еще добавил параллельно светодиодам оптрона обратновключенные диоды. Иначе на обратной полуволне оптроны вылетят. А вообще согласен с другими - УЗО нужно ставить. -
Оптимизация quartus
DimaG ответил another_one тема в Среды разработки - обсуждаем САПРы
Работа по двум фронтам - удел узкоспециализированных применений (DDR), либо ошибка в проектировании. Грубо говоря, квартусу в два раза сложнее удовлетворить временные ограничения. -
Оптимизация quartus
DimaG ответил another_one тема в Среды разработки - обсуждаем САПРы
Попробуйте для начала аккуратно переписать исходники. Вам сам же будет проще разобраться. Вот на примере таймера: module timer16bit ( input bit clk, input bit reset, input bit[15:0] capv, input bit en output bit trig ); bit[15:0] counter; always_ff @(posedge clk) begin if (reset) begin counter <= '0; trig <= '0; end else if (en) begin trig <= '0; counter <= counter + 1; if (counter == trig) begin trig <= '1; counter <= '0; end end end endmodule Далее, почитайте книжки по проектированию на HLD (От Альтеры был вроде какой-то Programming Guide, еще рекомендуют HDL chip design), стандарт языка. Сразу же активно осваивайте симуляторы Questa/Model sim, привыкайте делать тестбенчи. -
Я снимал так: Сначала паяльником с небольшой каплей припоя снимал большие фрагменты шариков (периодически снимая излишки с жала). Таким образом удается снять большую часть припоя. Далее, отрезаем от катушки с оплеткой небольшой кусочек (~1см). Кусочек посередине сгибаем в острый угол, туда вставляем лопатку паяльника и ей уже снимаем излишки. Меньше будет паразитный теплоотвод, меньше шанса дернуть "прихватившейся" оплеткой и оторвать пятак. Таким образом удалось практически идеально зачистить посадочное место на печатной плате (~20 слоев) не используя нижний подогрев. Правда мощным индукционным паяльником.
-
Эмпирическая формула: ожидаемое разработчиком время*Пи
-
Да, я понимаю, что tristate внутри FPGA так или иначе выльются в мультиплексоры. Просто заинтересовала фраза: думал, может что упустил..