-
Постов
3 071 -
Зарегистрирован
-
Посещение
-
Победитель дней
15
StewartLittle стал победителем дня 6 марта
StewartLittle имел наиболее популярный контент!
Репутация
41 Очень хорошийИнформация о StewartLittle
- Сейчас Просмотр темы: Разобраться в TCL
-
Звание
Лентяй
- День рождения 05.03.1971
Контакты
-
Сайт
Array
-
ICQ
Array
Информация
-
Город
Array
Retained
-
Звание
Array
-
Можно использовать два разных контроллера в настройке SerDes. В настройках ядра SerDes сперва выбираем протокол PCI Express Controller - Create - <настраиваем его>, затем, не закрывая окно SerDes, выбираем протокол 1G Ethernet - Create - <настраиваем его>. Затем жамкаем Ок, создаются файлы контроллеров 1G Eth и PCIe, но сsr-файл получается один. Среда разработки позволяет разместить оба контроллера в одном кваде, или разнести по разным квадам. Нет по всем трем пунктам :(
-
Altera продлевает срок жизни своих наиболее популярных семейств ПЛИС до 2040 года !!! См. https://www.intel.com/content/www/us/en/products/details/fpga.html , на этой странице ищем параграф "Product Longevity" Или подробнее: https://community.intel.com/t5/Blogs/Products-and-Solutions/FPGA/Altera-s-Power-and-Cost-Optimized-FPGAs-and-CPLDs-Receive/post/1580520 И, вроде, не от 1-го апреля новость... Для наиболее популярных на сегодняшний день семейств: - Cyclone 10 LP - Cyclone V - Cyclone IV - Cyclone III - MAX 10 - MAX V - MAX II жизненный цикл продлевается по 2040 года. Для других семейств (в т.ч. более новых): - Agilex 7 FPGA F-Series - Agilex 7 FPGA I-Series - Stratix 10 (за исключением вариантов с памятью HBM2). - Stratix V - Stratix IV - Stratix III - Arria 10 - Arria V - Arria II - Cyclone 10 GX - Cyclone® II (это единственное "старое" семейство в данном списке) жизненный цикл продлевается до 2035 года. Чудеса какие-то творятся... Правда, альтеровцы подстилаю себе соломку - в примечаниях пишут: "Unforeseen supply disruptions such as vendor discontinuance, change in government regulations, or production tools obsolescence may impact Altera’s ability to offer the products." Т.е. непредвиденные перебои в цепочках поставок (типа прекращения поставок, изменения правительственных постановлений или устаревания производственных инструментов) могут повлиять на способность Альтеры осуществлять поставки этих продуктов. how-to-deliver-rock-solid-supply-in-a-complex-and-ever-changing-world-white-paper.pdf
-
Lattice выпустил обновление Radiant v2023.2.1 (залито в ./upload/FPGA/_Lattice_Radiant/v2023.2.1 ) Release Notes во вложении: Radiant_2023_2_1_Release_Notes.pdf
-
Использовать стандартный преобразователь дифференциального сигнала в TTL/CMOS. Что-то типа DS90LV012A, только на нужное дифференциальное напряжение.
-
Или мне :)
-
Спасибо, я уже нашел это файло от версии Pro 23.3
-
В новой версии v1.9.9.02_x64 верификацию для embFlash в программере починили!
-
HCLK тактирует триггеры в элементах ввода-вывода. А Вам нужно повышать быстродействие в массиве программируемой логики.
-
Вы два разных CLKDIV заводите на один и тот же банк IO ?
-
Дозалил программеры туда же.
-
ООСА - Один Очень Старый Анекдот 🙂 Ну, это будет сродни прогулки по минному полю - а там уж как повезет... Я закажу себе плату DK_USB2.0_GW2AR-LV18QN88PC8I7_GW1NSR-LV4CMG64PC7I6_V3.0 , и если удастся выкроить кусочек свободного времени, попробую поднять на ней USB2.0 от Gowin. Но, опять-таки, там как повезет...
-
"Но неужели пану жалко потратить на такое чудо 300 злотых?!" (с) ООСА
-
Вышло обновление САПР Gowin EDA v1.9.9.02 Залито в ./upload/FPGA/_Gowin_/v1.9.9.02 Release Notes прилагаю: RN100-1.9.9.02E_Gowin Software Release Note.pdf
-
HCLK - это не пин, а внутренний ресурс разводки тактового сигнала для IO. Смотрите Gowin Clock User Guide , и еще закладку HCLK Primitive Constraints во флорпланнере Gowin EDA.
-
Плохо искали! https://www.gowinsemi.com/en/support/database/1848/ UG115-1.7.1E_GW2AR-18 Pinout.pdf