Перейти к содержанию
Поиск
    

Verilog, VHDL, AHDL, SystemC, SystemVerilog и др.

В форуме 3 323 темы

Языки проектирования на ПЛИС (FPGA)

  1.  
    Название темы
    Автор
    Статистика
    Последнее сообщение

  2. Verilog сравнение данных в массиве

    andrewkrot
    • 5 ответов
    • 1 042 просмотра

  3. pipeline 2 bytes to 3 bytes

    Maverick_
    • 13 ответов
    • 1 197 просмотров

  4. vhdl не жрет ф-ю из library. Что делаю не так ?

    gosha
    • 4 ответа
    • 645 просмотров

  5. Интересно почитать новый стандарт на SystemVerilog.

    Fynjisx
    • 8 ответов
    • 1 222 просмотра

  6. Операция умножения чисел

    sir-somebody
    • 3 ответа
    • 960 просмотров

  7. Очерёдность событий в systemverilog

    Tsegorah
    • 2 ответа
    • 492 просмотра

  8. рекурсивные модули, а что так можно было?

    yes
    • 6 ответов
    • 925 просмотров

  9. Проблема с конечным автоматом.

    jenya7
    • 10 ответов
    • 841 просмотр

  10. Xilinx создание coe file

    IgorMov
    • 14 ответов
    • 1 467 просмотров

  11. Как в SystemVerilog использовать результат вычислений функции в качестве параметра модуля?

    VoltageCurrent
    • 9 ответов
    • 622 просмотра

  12. Как в Quartus разбить длинную строковую константу на двое?

    VoltageCurrent
    • 2 ответа
    • 510 просмотров

  13. Возможно ли при синтезе кода SV выдавать ошибку при определённых значениях параметров?

    VoltageCurrent
    • 3 ответа
    • 292 просмотра

  14. Не обнуляется переменная в цикле в systemverilog 1 2

    Tsegorah
    • 21 ответ
    • 923 просмотра

  15. Как обрезать нижние биты параметра?

    VoltageCurrent
    • 4 ответа
    • 524 просмотра

  16. Возможно ли в SV вычислять длину параметра в битах?

    VoltageCurrent
    • 2 ответа
    • 441 просмотр

  17. Testbench, формирующий импульсы с нарастающей длительностью 1 2

    AnatolySh
    • 15 ответов
    • 1 248 просмотров

  18. Как получить список файлов в рабочей директории на systemverilog?

    Tsegorah
    • 5 ответов
    • 490 просмотров

  19. Как убрать временной анализ частоты от порта до pll 1 2

    Michael358
    • 18 ответов
    • 1 391 просмотр

  20. VHDL to Verilog

    AnatolySh
    • 13 ответов
    • 1 559 просмотров

  21. Конфигурируемый приемник RS-232 1 2

    lyaksandrov
    • 27 ответов
    • 2 792 просмотра

  22. Разница между датами в микросекундах. VHDL

    jenya7
    • 4 ответа
    • 662 просмотра

  23. Быстродействие LPM_DIVIDE

    Michael358
    • 14 ответов
    • 1 262 просмотра

  24. Verilog. Инициализация двумерного массива

    GAYVER
    • 6 ответов
    • 821 просмотр

  25. Что означает "linkage" в VHDL?

    flammmable
    • 1 ответ
    • 493 просмотра

  26. Требуется уточнение по применению конструкций языка

    misyachniy
    • 10 ответов
    • 702 просмотра

0 участников просматривают этот форум

0 участников, 0 гостей, 0 скрытых участников.

Модерируется

aosp , vetal , des00

Обозначения

Открытая тема (есть новые ответы) Открытая тема (нет новых ответов)
Горячая тема (есть новые ответы) Горячая тема (нет новых ответов)
Опрос (есть новые ответы) Опрос (нет новых ответов)
Рекомендованная тема Закрепленная тема
Тема закрыта Тема перемещена

  • Последние посетители   0 пользователей онлайн

    • Ни одного зарегистрированного пользователя не просматривает данную страницу
×
×
  • Создать...