Перейти к содержанию

Stewart Little

Свой
  • Публикаций

    2 204
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Stewart Little

  • Звание
    Лентяй
  • День рождения 05.03.1971

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Санкт-Петербург
  1. Вы не забываете, что адреса у CFM0 выше, чем у CFM1?
  2. Altera ADC core

    ХЗ. Я всегда по актуальному bsp проверяю, как оно там называется.
  3. Если хочется QFP, то можно рассмотреть такие варианты: 1. MachXO2: LCMXO2-1200HC-4TG100C : http://www.latticesemi.com/view_document?document_id=38834 САПР Diamond. Это ПЛИС флэшовая, так что выйдет еще и экономия на конфигураторе. 2. iCE40 HX: ICE40HX1K-VQ100 : http://www.latticesemi.com/view_document?document_id=49312 САПР iCEcube2. Эти ПЛИСки могут загружаться по JTAG, конфигурироваться из стандартной NOR Serial Flash, или из внутренней однократно программируемой NVCM (Non-Volatile Configuration Memorу). NVCM удобна при массовом производстве, она фактически превращает ПЛИС а ASIC :) У этого семейства есть один подводный камень - ресурсы разводки там довольно слабенькие, и, в зависимости от проекта, при загрузке кристалла процентов по 70-80, проект может и не развестись. Поэтому перед выбором этого семейства нужно в САПРе аккуратно проверить разводимость переносимого проекта. 3. XP2 - это семейство уже довольно старенькое, дорогое, и самый мелкий кристалл в нем имеет 5К лог. элементов. Но если вопрос цены не стоит, то смотрите LFXP2-5E-5TN144C : http://www.latticesemi.com/view_document?document_id=24635 САПР Diamond. Это семейство тоже флэшовое.
  4. Altera ADC core

    Ловите весь проект целиком. Кстати, какой версией квартуса пользуетесь? НЯП, в первых версиях, где появилась поддержка MAX 10, bsp для ниоса создавался с ошибкой: если в проекте использовались прерывания от АЦП, то в bsp все равно соответствующий парамер имел значение -1. Приходилось врукопашную его править. Только после этого все работало. max10_adc_test.zip
  5. Обозначьте требования по корпусам - подойдет ли BGA/QFN, или желательно иметь QFP? Два уточняющих вопроса: 1. Из какой страны регистрируетесь? 2. Какой e-mail указываете при попытке регистрации - бесплатный (mail.ru, gmail, yahoo и т.п.) или нет? Нет ли в этом e-mail "сложных" доменов (например .com.ru)? Ну и настройки спам-фильтра в своей почте поверьте. Останутся вопросы - пишите в личку.
  6. Quartus Prime v18.1

    Release Notes вывесили: - для Pro: https://www.altera.com/en_US/pdfs/literatur...dev-support.pdf - для Standard: https://www.altera.com/en_US/pdfs/literatur...dev-support.pdf Основные изменения, как обычно, в версии Pro.
  7. https://www.intel.com/content/www/us/en/pro...oad-center.html Релиз ноутс пока еще не обновился... Так что качаем, инсталлируем и смотрим.
  8. "Свежо предание, но верится с трудом". Ко мне платы LittleBee и Arora уже едут :) Но больше всего хочется GW1NS, с кортексом M3 (хотя там FPGA'шная часть и маловата). Только их пока еще не продают.
  9. rpd нужен при работе с десятыми семействами, т.к. текущая версия sof2flash эти семейства на распознает. По идее, если Вы работаете с пятым циклоном, то rpd не особо и нужен.
  10. Это условие необходимое, но не достаточное :) Питание джолжно подаваться на все выводы VCCIO банка (и, кстати, все GNDIO должны быть заземлены).
  11. А непропай VCCIO банка 3 - вполне вероятен.
  12. Таки не совсем. Intel 14 nm - это только Stratix 10 (заметьте - 14 nm, а не 10 nm) Все остальное - TSMC: 20 nm (Arria 10, Cyclone 10GX), 28 nm (Stratix V, Arria V, Cyclone V), 60 nm (Cyclone 10 LP, Cyclone IV) и т.д. и т.п.
  13. Рекомендации и средства Intel PSG (ex-Altera): Device-Specific Power Delivery Network (PDN) Tool 2.0 User Guide Ну и сам PDN Tool Туда же: Using the Altera PDN Tool to Optimize Your Power Delivery Network Design
  14. Ну и что??? Давайте разбираться. 1. Какой именно контроллер EPCQ у вас в проекте используется? Я использую "Serial Flash Controller II Intel FPGA IP". 2. Кто подставляет значение смещения Reset Vector Offset в настройках процессорного ядра - Вы сами или Platform Designer? Здесь должно быть указано смещение, по которому в EPCQ'шке будет находится исполняемый код. Этот момент очень важен!!! Рассчитать смещение можно, зная размер конфигурационного битстрима для используемого ПЛИС'а. У меня, например, использовался 10CL25YU256I7G, для него объем битстрима составляет 5,748,552 бит, т.е. конфигурация в EPCQ'шке будет занимать адреса от нуля до до 0x0AF6E9. Я укзываю смещение с запасом: 0x0B0000 3. Компилируем проект в NiosII SBT (Build Project) и затем создаем hex-файлы исполняемого кода: Make Targets - Build - mem_init_generate - Build. При этом в папке проекта NiosII SBT (по умолчанию она называется ..\software\<имя_проекта_NiosII_SBT>, в поддиректории ..\mem_init создаются hex-файлы с исполняемым кодом. Нас интересует тот, который называется epcq_controller2_0.hex !!! Проверяем - стартовый адрес в этом hex-файле должен соответствовать смещению, указанному в векторе сброса процессора в Platform Designer'е. Этот hex с помощью nios2-elf-objcopy перегоняем во flash. Получить из sof и этого epcq_controller2_0.flash объединенные файлы flash, jic и bin - это уже дело техники. Правда, тут есть один подводный камень - если Вы работаете с 10-ми семействами (Stratix 10, Arria 10, Cyclone 10), то при попытке конвертировать sof во flash будет выдаваться ошибка о том что в sof'е прописано неизвестное семейство ПЛИС. Это глюк текущей версии sof2flash, он имеется и в v17.1, и в v18.0. Поэтому приходится применять трансректальный метод - сперва из sof'а получаем rpd, а затем из этого rpd - flash Ну далее, как и раньше: Вуаля!