Jump to content

    

StewartLittle

Свой
  • Content Count

    2350
  • Joined

  • Last visited

Community Reputation

0 Обычный

About StewartLittle

  • Rank
    Лентяй
  • Birthday 03/05/1971

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Санкт-Петербург

Recent Profile Visitors

9572 profile views
  1. Это Actel MX - семейство antifuse FPGA. А "мелкое" - это не про габариты корпуса, а про логическую емкость. Кстати, к Вам встречный вопрос (насколько я помню, Вы более всех "в теме") - что там слышно о миландровском семействе M1?
  2. Спасибо!!! Это, получается, нечто более мелкое, чем MX?
  3. С этого места, пожалуйста, поподробнее! Адреса, явки тьфу, ссылки, документация?
  4. Про gotchas - есть в закромах. Но ей уже 10+ лет... Sutherland_gotchas.zip
  5. Читать нужно внимательнее, и желательно в первоисточнике: https://www.intel.com/content/dam/altera-www/global/en_US/pdfs/literature/pcn/pdn1708.pdf Вместо EPCQ теперь нужно использовать EPCQ-A. Т.е., например, вместо EPCQ16SI8N теперь идут EPCQ16ASI8N. Диджикей, кстати, все это отображает: https://www.digikey.com/products/en?keywords=epcq16
  6. Нельзя. А Вы держите v9.0 из-за поддержки старых семейств или из-за симулятора?
  7. Согласен! "chip-wide reset pin that can reset all registers in the device. Use of this feature is set during design entry. In any of the clear and preset modes, the chip-wide reset overrides all other signals." Был неправ...
  8. Брать квартус нужно на его исторической родине - сайте Intel PSG (бывш. Altera): http://fpgasoftware.intel.com/18.1/?edition=standard&platform=windows&download_manager=dlm3 Для вашего случая, да под винду - берите v18.1, не ошибетесь. Standard подойдет железно (но его нужно будет корректно пролечить), Lite - в зависимости от Ваших непонятных хотелок. Хотя - факт медицинский - для MAX V варианта Lite будет более чем достаточно!
  9. Разводится - жестко. А использовать этот асинхронный сброс на каждом конкретном триггере или нет - определяет разработчик с своем проекте (HDL'ом, графикой - не важно как). Но, как правило, DEV_CLRn используется для глобального асинхронного сброса всего проекта целиком.
  10. Насколько я понимаю, DEV_CLRn является глобальным входом, и сигнал с него подается на входы асинхронного сброса всех триггеров массива программируемой логики через специальные глобальные ресурсы разводки (которые с повышенной нагрузочной способностью и с задержкой, более-менее выровненной по всей площади кристалла). Ну и учитывается это соответственно: sync: process(sys_clk, dev_clrn) begin if(dev_clrn = '0') then state <= s0; elsif(sys_clk'event and sys_clk = '1') then state <= next_state; ....... end if; end process sync;
  11. Не, HLS - это совсем другое. Это высокоуровневый синтез (т.е. описание и создание в чистом виде "железа"). А OpenCL - это средство создания аппаратных ускорителей для некоего хоста. Т.е. пишем софт для хоста - получаем софт на этом хосте + аппаратные ускорители (на PCIe для ПК или на AXI для SoC).
  12. Да ладно! См. https://www.khronos.org/members/list - Contributor Members - Xilinx. Но бог с ней, с бюрократией. По сути в чем-нибудь различие есть?
  13. Не разжигания ради, но исключительно для собственного понимания - чем Vitis принципиально отличается от OpenCL ?
  14. ram_data - это что за память? Дело бы посмотреть... Qsys бы посмотреть...