Ну вы бы хоть сказали какие настойки у FIFO... Телепаты в отпуске.
Могу предположить: контроллер видит порт usedw = 0 ---> считает, что FIFO пустое ---> не выставляет запрос на чтение.
Этого мало. Как минимум надо все асинхронные пути пометить как false_path в вашем случае - это входной сигнал.
Ещё неплохо было бы подумать над возможным дребезгом входного сигнала, нужна ли его фильтрация ?
И забудьте про временную симуляцию. Проводите функциональную. Затем правильные констрейны. И в 99% случаях заработает сразу, без всяких хитрых атрибутов и констрейнов. Вот когда не заработает стандартный вариант - тогда надо доставать бубен и шаманить, путем задавания хитрых констрейнов и атрибутов.
Так. Давайте по-порядку.
1. Где симулируете ?
2. Какая ПЛИС применяется ?
3.Как обнаружили проблему ?
4. Какие констрейны заданы.
5. Не находится ли первый триггер в ячейке входного буфера, а второй триггер в логический блоках ПЛИС ? (из-за большого пути между двумя триггерами может между ними расходиться времянка)
Обычно симуляция с задержками не нужна. Достаточно провести функциональное моделирование. А правильность работы схемы задается констрейнами. Какие ошибки Вам говорит временной анализатор ?
P.S. Я предпочитаю синхронизатор держать отдельным модулем, с правильными атрибутами синтеза. Т.е отдельно модуль для синхронизации с клоковым доменом, отдельно модуль детектора фронтов...
Описание вполне корректное. Скорее всего задана слишком высокая тактовая частота для симуляции. И поскольку Вы моделируете с учетом задержек, то и результат получается соответствующий.
И измените входной синхронизатор до двух триггеров.
2 триггера на синхронизатор.
1 триггер на детектор.
Клок - это опора. Относительно клока рассчитываются остальные задержки. Если при, выбранном Вами клоке, рассчитываемые задержки соответствуют тем диапазонам, которые указаны в datasheet - то никаких проблем с другим клоком быть не должно. Во всяком случае я запускал память на меньшем клоке, и проблем не встречал.
Вы лучше подробно опишите изначальную задачу.
Затем, опишите алгоритм того, что было сделано.
А дальше будет видно.
Советую почитать: http://iosifk.narod.ru/nat_m3.pdf
Ну... Это в Ваших же интересах описать задачу наиболее полно. Но я ещё нигде не видел, чтобы для описания задачи требовалось 2000 строк. Не каждое ТЗ на изделие имеет столько...
Но если надо - то выкладывайте
Вы документацию читали на FIFO ?
У Altera очень хорошо описана эта корка.
Ещё можно отмоделировать FIFO.
Вы задаете странные вопросы.
Если очень упрощенно: если включен режим Show-Ahead, то сигнал чтения данных из FIFO (rdreq) фактически является сигналом подтверждения чтения. При этом ещё одной важной особенностью являет то, что данные автоматически появляются на выходе FIFO.
.thumb.jpg.4c360fed75009d3da0e7468bc57b4268.jpg)