Jump to content

    

vadimuzzz

Свой
  • Content Count

    2235
  • Joined

  • Last visited

Community Reputation

0 Обычный

About vadimuzzz

  • Rank
    Гуру

Контакты

  • ICQ
    Array

Recent Profile Visitors

4709 profile views
  1. Триальных корок нет в проекте (по Opencore Plus в логах можно отловить)?
  2. Тоже самое, показывает развернутыми крайние стратиксы, других катов нет. Код страницы глянул, тоже одни стратиксы. Хм, через тор показывет о_О Спасибо за наводку
  3. я все глаза проглядел, не знаю как тщательнее в лисе: https://pic4a.ru/iVM_/ в хромом: https://pic4a.ru/iVM_/
  4. У меня по этой ссылке никаких циклонов, только стратиксы.
  5. Посмотрите в сообщениях квартуса при компиляции, не выбросил ли он эти цепи из сигналтапа. Еще можно прицепить сигналтап к входным портам выходных ddr-регистров, к этим точно можно подключаться
  6. Насколько я помню, в этом чипе (88E1111) нужны дополнительные телодвижения при инициализации в режиме RGMII. Поищите в этой теме: https://electronix.ru/forum/index.php?showtopic=37680
  7. Я бы сказал, что дело не в экспортированном интерфейсе, а в особенности 2-портовой памяти. Конкретно режима "read-during-write". Меня в частности смущает, что по сути у вас транзакция записи бесконечная. Если хочется сделать однократную запись, то дергать надо именно cselect и write, а clock д.б. постоянным. Вообще это можно и без ниоса в моделсиме проверить (2-портовую память).
  8. Именно "как с переменной", строго говоря, нет. Т.к. размещением переменных в памяти занимается линкер, а тут у вас адрес фиксируется в момент генерации в QSys. Но если имеется в виду "завести в коде указатель на подходящий тип, нацелить его руками на соотв. адрес, а затем читать данные по указателю, используя в том числе оператор [] или поля структур", то таки да.
  9. а если "подсказать" синтезатору, типа так: module enum_fsm (input clk, reset, input int data[3:0], output int o); enum int unsigned { S0 = 0, S1 = 2, S2 = 4, S3 = 8 } state, next_state; always_comb begin : next_state_logic next_state = S0; case(state) S0: next_state = S1; S1: next_state = S2; S2: next_state = S3; S3: next_state = S3; endcase end always_comb begin case(state) S0: o = data[3]; S1: o = data[2]; S2: o = data[1]; S3: o = data[0]; endcase end always_ff@(posedge clk or negedge reset) begin if(~reset) state <= S0; else state <= next_state; end endmodule
  10. это сдвиговый регистр, длина 4. значение (state == 2'h1 & ReadSelected) присваивается младшему разряду, потом сдвигается вправо. выход снимается со старшего разряда.
  11. там нет ничего жуткого - обычный MM-slave для доступа к управляющим регистрам