[sazh 3]

вот код

 

Скачайте с сайта xilinx документ xst.pdf (синтез, verilog-95) и начните с него.

Ибо у Вас сборная солянка из верилога 95, 2001, 2005.

Значит Вы не понимаете, что делаете.

Синтезированное Ваше будет что то типа этого.

(обратите внимание, Вы описали 2 по 8 регистров. А все это будет минимизировано до 8 регистров).

module a_v (
    inclk0,
    inclk1,
    shift_r
    );

    output[7:0] inclk0;
    input inclk1;
    output [7:0] shift_r;

    reg [7:0] inclk0_r = 8'b1000_0100;
    reg [7:0] shift_r_r = 8'b1000_0100;



    always @(posedge inclk1)
    begin
        inclk0_r[7:0] <= {inclk0_r[0], inclk0_r[7:1]};
        shift_r_r <= shift_r_r << 7 | shift_r_r >> 1;
    end

    assign inclk0 = inclk0_r;
    assign shift_r = shift_r_r;
endmodule

[stu 0]

to sazh

хотите сказать, код с Вашего поста работает?

[yume 0]

to stu

А зачем вы используете два абсолютно, не считая названия, (хотя по смыслу названия регистры ого-как разные) одинаковых регистра?

И вот эти строки:

inclk0_r[7:0] <= {inclk0_r[0], inclk0_r[7:1]};
shift_r_r <= shift_r_r << 7 | shift_r_r >> 1;

они же, осмелюсь заметить, совершают одну и ту же операцию, но по разному записаны. Зачем так? Просто любопытно.

Изменено 21 октября, 2011 пользователем yume

[stu 0]

выше написано, должно работать! я, когда читаю из, представляю перестановку/сдвиг. но на симуляторе сдвига нет.

и если некоторым так будет легче, то

module a_v (
    inclk0,
    shift_r
    );

    input inclk0;
    output reg [7:0] shift_r;
    
    initial shift_r = 8'b1000_0100;
    
    always @ (posedge inclk0)
        shift_r <= shift_r << 7 | shift_r >> 1;    
endmodule

[Poluektovich 0]

У меня это работает. Симулятор ius8.2. Синтезированный код тож работает, только предустановку shift_r надо сделать.

[stu 0]

У меня это работает. Симулятор ius8.2. Синтезированный код тож работает, только предустановку shift_r надо сделать.

 

initial shift_r = 8'b1000_0100;

 

это разве не предустановка начальных значений / установка значения в начальный момент времени

[yume 0]

initial shift_r = 8'b1000_0100;

 

это разве не предустановка начальных значений / установка значения в начальный момент времени

Да это предустановка, причем синтезабельная.

У меня в ModelSim работает - регистр исправно сдвигается.

[stu 0]

после перезагрузки все ок стало. странно. такого квартус еще не выдавал

[Sanyochek21 0]

А если мне нужно прекратить сдвиг в сторону старшего разряда до прихода логической единицы? То есть как только лог 1 появилась на старшем разряде работа регистра должна прекратиться. Как тогда необходимо записать код?

6 минут назад, Sanyochek21 сказал:

А если мне нужно прекратить сдвиг в сторону старшего разряда до прихода логической единицы? То есть как только лог 1 появилась на старшем разряде работа регистра должна прекратиться. Как тогда необходимо записать код?

В регистре должны быть входы Data, Set, Reset, Write, Clock, Q.

[andrew_b 14]

1 час назад, Sanyochek21 сказал:

То есть как только лог 1 появилась на старшем разряде работа регистра должна прекратиться. Как тогда необходимо записать код?

Так и пишете: если в старшем разряде ноль, делаем сдвиг.

 

Для начала приведите свой вариант кода. А там уже будем исправлять.

[lexx 0]

On 9/8/2011 at 3:57 PM, alexx188 said:

Кто-нибудь может мне объяснить для чего служат операторы <<< и >>>. И чем они отличаются от << и >>?

Первые работают со знаком (автоматически подставляют 1 или 0 в зависимости от msb. Использовать если у вас переменная объявлена как signed), вторые обыкновенный сдвиг.

Изменено 25 октября, 2021 пользователем lexx

[Sanyochek21 0]

23.10.2021 в 15:06, andrew_b сказал:

Так и пишете: если в старшем разряде ноль, делаем сдвиг.

 

Для начала приведите свой вариант кода. А там уже будем исправлять.

[Plain 168]

23.10.2021 в 13:48, Sanyochek21 сказал:

нужно прекратить сдвиг в сторону старшего разряда до прихода логической единицы

Данной фразой описано разрешение записи по "0" в предпоследнем разряде.

[andrew_b 14]

А нахрена, изивините, вставлять текст картинкой? Это альтернативное мышление какое-то?

[xvr 12]

6 hours ago, Sanyochek21 said:

Для начала: в строке 15 должно быть Q <= {Q[WIDTH-2:0], 1'b0};