Jump to content
    

Циклический сдвиг на Verilog

19 часов назад, andrew_b сказал:

А нахрена, изивините, вставлять текст картинкой? Это альтернативное мышление какое-то?

module Reg_8 #(parameter WIDTH = 8)
              (input reset_n, input set, 
              input clk, input write,
              input [WIDTH-1:0] D,
              output reg [WIDTH-1:0] Q);

always@ (posedge clk or negedge reset_n or posedge set)
    if (!reset_n)
        Q <= 1'b0;
    else if (set)
        Q <= 1'b1;
    else if (write)
        Q <= D;
    else
        Q <= {Q[WIDTH-2:0], 1'b0};
endmodule

 

Думаю, так лучше.

Share this post


Link to post
Share on other sites

Лучше. Только код лучше вставлять не как простой текст, а как код. В панели инструментов для этого есть кнопка "<>".

Осталось сделать последний шаг:

23.10.2021 в 15:06, andrew_b сказал:
23.10.2021 в 13:48, Sanyochek21 сказал:

То есть как только лог 1 появилась на старшем разряде работа регистра должна прекратиться. Как тогда необходимо записать код?

Так и пишете: если в старшем разряде ноль, делаем сдвиг.

Сейчас у вас сдвиг происходит всегда. Нужно его ограничить этим условием.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...