filmi 1 29 мая, 2012 Опубликовано 29 мая, 2012 · Жалоба КАК В ПРАВИЛАХ ПРОЕКТИРОВАНИЯ PCB-РЕДАКТОРА НАПИСАТЬ ПРАВИЛО НА МНОГОСЛОЙНУЮ ПЛАТУ.ПЕРЕХОДНАЯ КП(Via) НА ВТОРОМ СЛОЕ ТОЛЬКО ОТВЕРСТИЕ(HoleSize) с зазором(Clearance) 0.4мм Когдато писал подобное правило! Так не вспомню, чтото типа: 1) ViaSize < 0.5 ... (для виасов 0.2/0.5) 2) onLayer... Щас не парюсь. Использую Via simple. И если надо удалить ободок на слоях где эти Via не используются - делаю это при генерации герберов (там галочка есть такая) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
konpin 0 27 июня, 2012 Опубликовано 27 июня, 2012 · Жалоба Необходимо правило: Есть плата вкоторой существуют слои для отвода тепла.Они расположены после TopLayer и перед BottomLayer.Состоят из сквозных отв.(Hole) без КП.Вся остальная часть слоев занята медью.Отступ от Hole до меди 0.4 или 0.5мм. Написал правило для верхнего слоя без КП: (ObjectKind = 'Via') And (Layer = 'Termo_TopLayer') And (Net = 'No Net') And (ViaDiameter = AsMM(0)) And (StartLayer = 'Termo_TopLayer') And (StopLayer = 'Termo_TopLayer') Оно не работает. Не убирает КП на слое Termo_TopLayer. Где ошибка? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
peshkoff 33 28 июня, 2012 Опубликовано 28 июня, 2012 · Жалоба Видимо ошибка в том, что слоя "Termo_TopLayer" не существует Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Uladzimir 93 28 июня, 2012 Опубликовано 28 июня, 2012 · Жалоба Видимо ошибка в том, что слоя "Termo_TopLayer" не существует Может и существует. А вот что одновременно стартовым и стоповым быть не может-- это точно (StartLayer = 'Termo_TopLayer') And (StopLayer = 'Termo_TopLayer') Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
konpin 0 2 июля, 2012 Опубликовано 2 июля, 2012 · Жалоба Может и существует. А вот что одновременно стартовым и стоповым быть не может-- это точно Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Uladzimir 93 2 июля, 2012 Опубликовано 2 июля, 2012 · Жалоба И о чем та картинка говорит? Только о том, что указанный слой существует. Разрешенные Via по это картинке не определишь Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
konpin 0 31 июля, 2012 Опубликовано 31 июля, 2012 · Жалоба А как выбрать тип Via Fullsteck? Где это сделать расскажите по пунктам. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
filmi 1 1 августа, 2012 Опубликовано 1 августа, 2012 · Жалоба А как выбрать тип Via Fullsteck? Где это сделать расскажите по пунктам. Может я не понял вашего вопроса... Place Via -> Tab Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Hypericum 0 5 августа, 2012 Опубликовано 5 августа, 2012 · Жалоба День добрый. Хочу сделать полигон GND по всей плате сплошной, внутри платы в одном месте (окне) сетчатый (и без зазора между полигонами GND). Порядок заливки задал без проблем. Убрать зазор не получается. 1 вариант. InPoly(GND) InPoly(GND) Same net, Min Clearence 0. Пишет - Ошибка в правиле. 2 вариант. Через FSO задал (ObjectKind = 'Poly') And (Net = 'GND') (ObjectKind = 'Poly') And (Net = 'GND') Same net, Min Clearence 0. Правило первое по приоритету, зазор между полигонами GND все равно 0,25мм (как по всей остальной плате). 3. Пробовал через FSO по имени полигона и по типу заливки/штриховки – все едино. Что делаю не так? Считаю, что многим пригодится. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
khlenar 5 5 августа, 2012 Опубликовано 5 августа, 2012 · Жалоба Дай имя сплошному полигону например TOP1, даешь ему правило в Clearance через InNamedPolygon('TOP1') устанавливаешь зазор 0. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Hypericum 0 6 августа, 2012 Опубликовано 6 августа, 2012 · Жалоба Спасибо, Iptash. Задал правило InNamedPolygon('NAME') InPoly Same net only, Minimum Clearence 0. Для сетчатого (hatch) полигона в окне и остального сплошного (solid) сработало. Для обоих hatch пока нет, работаю. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
KIr85 0 31 августа, 2012 Опубликовано 31 августа, 2012 · Жалоба На плате два полигона на разных слоях с одинаковым именами (poly_in). Создал для них правило, которое регламентирует зазор от...(ниже список по приоритетам, см. рис. 003.jpg) 1. между полигоном и компонентом DD5 2. между полигоном и компонентом DD1 3. между полигоном и всем остальным Как видно из рисунков (см. ниже), на один из полигонов это правило подействовало, а на другой нет. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
nnalexk 0 3 сентября, 2012 Опубликовано 3 сентября, 2012 · Жалоба Подскажите как создать правило для того чтобы зазор между подсоединенным падом(через термобарьер) и полигоном был один. А зазор между неподсоединенным падом и полигоном другой. сейчас в clearence написано inpoly ispad 0.5 мм И везе прорисовывается 0.5 При этом в правиле power plane connect style все параметры по 0.2 Но почему-то это невыполняется Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
masterofnature 0 3 сентября, 2012 Опубликовано 3 сентября, 2012 · Жалоба Подскажите как создать правило для того чтобы зазор между подсоединенным падом(через термобарьер) и полигоном был один. А зазор между неподсоединенным падом и полигоном другой. сейчас в clearence написано inpoly ispad 0.5 мм И везе прорисовывается 0.5 При этом в правиле power plane connect style все параметры по 0.2 Но почему-то это невыполняется Попробуйте сделать такое правило Clearence для Same Nets. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Rodavion 0 3 декабря, 2012 Опубликовано 3 декабря, 2012 · Жалоба При разводке платы длина проводника адреса должна быть контролируемой только от вывода корпуса Xilinx Virtex до вывода разъема SODIMM_DDR, но в панели РСВ показывается общая длина этого проводника, включаю и длину проводника от разъема до резисторной сборки – см. рис.1. Я попытался написать правило, что бы при построении «змейки» в режиме Interactive Length Tuning она выравнивалась только учитывая ее длину в определенных слоях и проверка DRC также считала длину проводника только в определенных слоях, но мое правило – рис. 2. не работает. Прошу помощи – в чем моя ошибка? И возможно ли вообще написать такое правило? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться