[svatoslav_p 0]

Добрый вечер. Прочитал данную тему, так и не увидел полного учебника по SystemVerilog. Вижу есть хорошие материалы на английском, но им не владею на уровне свободного чтения. Можете посоветовать какую нибудь книгу, источник по языку? Например что то вроде "Языки VHDL и VERILOG в проектировании цифровой аппаратуры (Поляков)" в таком же роде, но по SystemVerilog 

[yamantau 15]

В 21.07.2018 в 19:43, Мур сказал:

Мужички, кто поможет?

Почти год пытаюсь достать книгу Практикум по проектированию на языках VerilogHDL и SystemVerilog Мурсаев А.Х., Бурнаева Э.Г.

https://lanbook.com/catalog/informatika/pra...ystemverilog-4/

 

И на книжную балку заказывал ...и в Белгород на главпочтампт ...и командировочным.

Самое ужасное, что ВСЕ мои попытки найти в интеренете заканчивались кидком. Потратил уже денег на две таких книги!

 

Может оно того и не стоит? Кто поделится впечатлениями об творении?

 

Спасибо :tort:

Книга нужна или уже неактуально?

[Мур 1]

On 1/13/2019 at 3:42 PM, yamantau said:

Книга нужна или уже неактуально?

нужна конечно!  В личку плз...

[Nieve 0]

И мне пожалуйста тоже.

[Dvil 0]

On ‎1‎/‎20‎/‎2019 at 4:59 PM, Мур said:

нужна конечно!  В личку плз...

А почему в личку, а всем нельзя ?

[Мур 1]

On 1/25/2019 at 1:20 AM, Nik. said:

А почему в личку, а всем нельзя ?

Авторские права на издание нарушаются...    Книга слабовата.  Не стоит тех денег.  ИМХО

[en-valb 0]

Мне тоже можно!

[Nick_K 0]

On 11/11/2016 at 5:40 PM, Leka said:

"... И обсуждение тонких моментов синтаксиса."

 

Почему-то можно:

assign a=b, c=d;

но нельзя:

always_comb a=b, c=d;

а только:

always_comb begin a=b; c=d; end

 

Есть какой глубокий смысл в таком ограничении ?

Вся хитрость заключается в количестве строк процесса: верилог разрешает писать процесс вез конструкции begin-end только для однострочных выражений, а каждая ";" - это конец строки. Соответственно больше одной строки - используйте конструкцию начала/окончания процесса

К примеру можно написать:

if (reset == 1) a = 1'b0;

for (i=1; i<10; i++) b = b+1;

always_ff @(posedge clock) c = a + b;

Но уже нужно писать:

if (reset == 1) begin
a = 1'b0;
d = 1'b1;
end

for (i=1; i<10; i++) begin
b = b+1;
f = b*2;
end

always_ff @(posedge clock) begin
c = a + b;
g = c + 2;
end

[andrew_b 17]

3 часа назад, Nick_K сказал:

верилог разрешает писать процесс вез конструкции begin-end только для однострочных выражений, а каждая ";" - это конец строки

Да ладно.

always @(posedge clk)

  if (reset)

    a <= 1'b0;

  else

    a <= b;

 

[RobFPGA 35]

Приветствую!

10 minutes ago, andrew_b said:

Да ладно.

always @(posedge clk)

  if (reset)

    a <= 1'b0;

  else

    a <= b;

 

И что это доказывает?  

3 hours ago, Nick_K said:

верилог разрешает писать процесс вез конструкции begin-end только для однострочных выражений, а каждая

В синтаксисе Verilog правильно бы  оперировать не строками, а синтаксическими единицами - операторами и выражениями.  Например для оператора IF  это 

if ( выражение )  оператор ; [else operator ;] 

А вот оператор  может быть как простой так и составной в виде  блока  begin end. 

Причем  begin end можно использовать не только с операторами  if/always ..., а и выделять ими часть кода для структурирования (да еще и с меткой имени) и возможностью создания локальных переменных внутри.  Как пример 

always @(posedge clk) begin : a_name
  if (var_0>0) begin : if_name
    var_1<= var_0;
                 
    begin : b_local 
    reg [7:0] l_var;
 
     l_var = var_0/4 + var_0/8;

     var_2 <= l_var[6:0];
     var_3 <= l_var[7];
    end
  end
end

Удачи! Rob.

 

 

[Мур 1]

Ожидается...

https://balka-book.com/shemotehnika_plis-62/logicheskoe_proektirovanie_i_verifikatsiya_sistem_na_systemverilog-111913

 

[Perdaculus 0]

В 30.09.2019 в 17:45, Мур сказал:

Ожидается...

https://balka-book.com/shemotehnika_plis-62/logicheskoe_proektirovanie_i_verifikatsiya_sistem_na_systemverilog-111913

 

Не нашли в электронном виде?
На складчине запись идет на эту книжку, но всего три человека (вместе со мной) пока что.

[ViKo 1]

Офтоп, пожалуй... Купил книгу этого издательства по Альтиум Дизайнеру, Лопаткина. Обложка похожа, кстати, только красная. Заказывал, не имея образца. Так бумага оказалась плотная, печать дохлая, как будто на лазернике напечатали на том, что попалось под руку. Худшая техническая книга, если оценивать носитель, а не содержание. 

[Nick_K 0]

1 hour ago, ViKo said:

Офтоп, пожалуй... Купил книгу этого издательства по Альтиум Дизайнеру, Лопаткина. Обложка похожа, кстати, только красная. Заказывал, не имея образца. Так бумага оказалась плотная, печать дохлая, как будто на лазернике напечатали на том, что попалось под руку. Худшая техническая книга, если оценивать носитель, а не содержание. 

Содержание тоже ужасное. Я в одном топике уже расписывал все проблемы книги и многочисленные ошибки ещё в первой главе. Дальше читать - рука не подымается

[Мур 1]

On 10/27/2019 at 7:29 PM, Perdachillo said:

Не нашли в электронном виде?
На складчине запись идет на эту книжку, но всего три человека (вместе со мной) пока что.

Я приобрел эту книгу. Качественное исполнение (бумага, проклейка).  Для начального уровня не плохо.  Продвинутым там скушновато...