[Сёха 0]

Похоже, что оптические модули тоже не подойдут, у них скорость 1,25G...

 

 

По подводу скорости... 7 контакт Rate Select не подключен... возможно, что подтяжка к питанию где-то на плате и модуль работает только на 1G!?...

 

[Александр77 1]

А сигналы tx и rx не могли перепутать? Если не ошибаюсь в модулях rx это выход, а tx вход.

Для проверки можно и сам на себя завести, когда на передача и прием разные волокна.

[Сёха 0]

Александр77, а вот этого я не учёл... у меня RX-RX, TX-TX. Попробую перекоммутировать...

[Сёха 0]

Перекоммутация не помогла. Сохраняется циклический "link up / link down". Светодиод LINK стал как-то странно загораться не впопад... Подозреваю, что ошибок как минимум две, возможно сам 1G SFP модуль не подходит... Документации на него нет... Какой у него интерфейс? SGMII или SERDES? А самое главное какой интерфейс у IP175GH на 4-м порту... тоже непонятно.

[sorok-odin 5]

1 час назад, Сёха сказал:

А самое главное какой интерфейс у IP175GH на 4-м порту... тоже непонятно

99%, что интерфейс для sfp 100BASE-FX

[Сёха 0]

sorok-odin, вы имеете ввиду SERDES?

[sorok-odin 5]

16 часов назад, Сёха сказал:

sorok-odin, вы имеете ввиду SERDES?

Да. Подключите SFP,  на котором написано 100BASE-FX (100BASE-SX, 100BASE-LX). 

[Сёха 0]

sorok-odin, спасибо!

 

А теоретически можно обеспечить два канала одновременно медь и оптику?

Изменено 27 мая, 2021 пользователем Сёха

[sorok-odin 5]

1 час назад, Сёха сказал:

А теоретически можно обеспечить два канала одновременно медь и оптику?

Поочередно из одного SFP, сменой модулей? Теоретически можно, если найдете соответствующие SFP модули. Практически - сомневаюсь, для 100 Мбит скорее всего serdes-100BASE-TX (медь) - редкость и экзотика. Не уверен, не применял такие.

Но зачем лишние трудности? У вас микросхема коммутатора и так уже поддерживает на порту подключение и витой пары, и оптики. Сразу. Заранее предусмотренное решение. 

 

[vitan 2]

Медный SFP - это SGMII, если в МАС этого режима нет, то работать не будет.

[Сёха 0]

vitan, спасибо!

 

sorok-odin, vitan, а как понять например IP101G, в документации сказано:

 

 

Supports MII/ RMII Interface. Supports 100Base-TX/FX Media Interface. A PECL interface is supported to connect with an external 100Base-FX fiber optical transceiver. FX_HEN - The input state is latched upon reset to determine whether TP or fiber interface is selected

 

Получается, что к Transmit/Receive Output Pair я могу подключить к TP или FX SFP?? Через RMII подключить к MAC IP179 и получить искомое?

 

И ещё, я правильно понимаю что физика к SGMII это LVDS, а у SERDES PECL?

 

IP101G.pdf

P179.pdf

Изменено 28 мая, 2021 пользователем Сёха

[ilya_blazer 0]

On 5/7/2021 at 12:31 PM, sorok-odin said:

Дополню, что если планируются большие скорости, лучше выбирать микросхемы с гигабитным цифровым аплинком (RGMII или SGMII), чтобы связь между микросхемами не была узким местом. Вам уже предлагали microchip, у него документация открытая, например, KSZ8567. Но это дороже.

Доброго времени! 
Задача почти такая же, как у ТС, 4 порта наружу, пятый вовнутрь к процессорному модулю.  Изначально запустил на 5 100 мегабитных портах KSZ8567R (потому что ранее работал с именно R), во второй ревизии потребовалось чтобы скорость с внутренним устройством была гигабитная. 
для решения взял ту же KSZ8567R и в качестве физики для первого варианта KSZ9131RNX (запасной вариант буду делать на AR8033).

Теперь собственно вопрос. Соединение между микросхемами RGMII. По документации на чипы, а так же спецификации на RGMII 2.0 должна быть задержка между данными, сигналом контроля и соответственно тактовой линией. Эти микросхемы реализуют задержку внутри. 
То есть для трассировки получается необходимо чтобы тактовая линия (на каждой из двух групп сигналов) была чуть (один-два мм) длиннее, чем максимальная длина проводников в остальной группе. 

Правильно думаю? 

P.S. Я делал модули с RGMII, там были от этого же свитча KSZ8567R к процессору, и так же по RGMII от процессорного модуля к PHY, обычно выравнивал линии в группе, и тактовая линия чуть длиннее чем максимум остальных. Все работало. 

[bloody-wolf 0]

11 hours ago, ilya_blazer said:

Теперь собственно вопрос. Соединение между микросхемами RGMII. По документации на чипы, а так же спецификации на RGMII 2.0 должна быть задержка между данными, сигналом контроля и соответственно тактовой линией. Эти микросхемы реализуют задержку внутри. 
То есть для трассировки получается необходимо чтобы тактовая линия (на каждой из двух групп сигналов) была чуть (один-два мм) длиннее, чем максимальная длина проводников в остальной группе.

По спеке гигабита задержка д.б  емнип что то около 2 наносекунд, что в переводе на ВАШИ миллиметры (~160пс/дюйм) эквивалентно примерно 12 дюймам длины, т.е. примерно 300мм, не 1-2 мм, как вы написали, а 300мм =)

собственно, а как тогда надо, чтоб работало - надо по интерфейсу MDIO либо в физике, либо в свиче, на одном из концов отключить "включенную по умолчанию" внутреннюю задержку. а все  дороги внутри ргмии делать примерно одинаковыми по длинне (примерно это плюс-минус дюйм)

[sorok-odin 5]

20 часов назад, ilya_blazer сказал:

Теперь собственно вопрос. Соединение между микросхемами RGMII. По документации на чипы, а так же спецификации на RGMII 2.0 должна быть задержка между данными, сигналом контроля и соответственно тактовой линией. Эти микросхемы реализуют задержку внутри. 
То есть для трассировки получается необходимо чтобы тактовая линия (на каждой из двух групп сигналов) была чуть (один-два мм) длиннее, чем максимальная длина проводников в остальной группе. 

Правильно думаю? 

KSZ8567R по умолчанию имеет задержку 1.5 ns to egress RGMII clock, без задержки на ingress clock (см стр 152 - 5.2.3.2 XMII Port Control 1 Register). Подключайте к порту 7, не используйте порт 6, там с задержками беда, подробности в errata.

KSZ9131RNX по умолчанию имеет задержку 2 ns на выходе RXC, без задержки на входе TXC (см стр 25 - 4.9.3 RGMII TIMING).

Проверьте, что задержки в AR8033 аналогичные.

На первый взгляд, надо развести плату с проводниками в группе равной длины (с допуском эдак 100 мил, лучше-меньше), а нужные задержки уже учтены внутри микросхем. Для точного ответа вы лучше распечатайте графики и порисуйте сдвиги карандашом на бумажке. Желательно про запаc вывести к процессору MDIO/I2C (или что там) для доступа к регистрам.

И как уже сказали, задержку крутить по плате - это не 1-2 мм, вот посмотрите на пример разводки клока из EVB-KSZ9477. 

 

 

[ilya_blazer 0]

Спасибо! 
Собственно, я выровнял, только тактовые линии сделал на пару мм длиннее чем максимум из остальных. 

Подключайте к порту 7, не используйте порт 6, там с задержками беда, подробности в errata.

Да, читал. Делал один проект, когда к этому свитчу подключались оба RGMII линка, к SOMам. 

Заработало, правда программисты настраивали в соме физику.